Přímá konverze ADC

Aktuální verze stránky ještě nebyla zkontrolována zkušenými přispěvateli a může se výrazně lišit od verze recenzované 11. prosince 2015; ověření vyžaduje 81 úprav .

Analogově-digitální převodníky s přímou konverzí ( angl. flash ADC, direct-conversion ADC ) jsou nejrychlejší z ADC , ale vyžadují velké náklady na hardware [1] .

Plně paralelní (flash) přímá konverze ADC

All-Parallel Direct-conversion (Flash) ADC

Náklady na hardware se rovnají komparátorům, kde n je počet bitů ADC. 8bitový ADC s úrovněmi vzorkování by vyžadoval komparátory. $2^{n}-1$ $2^{8}=256$ $2^{8}-1=255$

Složení

Komponenty ADC s přímou konverzí jsou komparátory , kodér a registr .

Jak to funguje

Princip funkce plně paralelního přímého převodního ADC spočívá v tom, že všechny paralelní komparátory s referenčním napětím menším než je úroveň vstupního signálu jsou přepnuty na „1“ a všechny paralelní komparátory s referenčním napětím vyšším než úroveň vstupního signálu zůstávají v stav "0". Kodér překóduje přijatý binárně kódovaný unární kód (Binary Coded Unary, BCU) na kód pro přenos do dalších zařízení.

Historie

První dokumentovaná přímá konverze ADC byla součástí elektromechanického faksimilního systému popsaného v patentu Paula M. Raineyho z roku 1921 [2] .

Významným pokrokem v technologii vysokorychlostního ADC ve 40. letech 20. století byla elektronka s katodovým paprskem vyvinutá v Bellových laboratořích . Elektronka popsaná RW Searsem byla schopná až 96 kSPS při 7bitovém rozlišení [3] .

V 50. a 60. letech byly pomocí elektronek a tranzistorů sestrojeny ADC s přímou konverzí s rozlišením až 4 bitů (15 operačních zesilovačů) . Nechyběly ani modely na tunelových diodách .

Brzy se ukázalo, že ADC s přímou konverzí mají nejvyšší vzorkovací frekvence ve srovnání s jinými architekturami, ale problém s jejich implementací byl v tom, že komparátory byly extrémně objemné při použití elektronek a velmi velké při použití diskrétních tranzistorových obvodů.

V roce 1964 Fairchild vydal první IC komparátor µA711/712, navržený Bobem Widlarem .

S příchodem těchto bloků pro stavbu komparátorů a dostupností TTL a ECL logických integrovaných obvodů, Computer Labs, Inc. vydala VHS-630 (6bitový, 30 MSPS v roce 1970) a VHS-675 (6bitový, 75 MSPS v roce 1975) 6bitové diskrétní ADC s přímou konverzí [4]

Integrované obvody ADC s přímou konverzí s rozlišením až 10 bitů jsou prakticky nyní k dispozici, ale obvykle jsou to 6 nebo 8 bitů. Jejich nejvyšší vzorkovací frekvence může dosáhnout 1 GHz (jsou většinou vyrobeny technologií arsenidu galia a rozptylují několik wattů energie), přičemž šířka pásma vstupního signálu přesahuje 300 MHz.

Ternární přímá konverze plně paralelní ADC

Spolu s binárními plně paralelními ADC s přímou konverzí je také možné sestavit ternární plně paralelní ADC s přímou konverzí [5] .

Hardwarové náklady jsou komparátory, kde n je počet tritů ADC a 5tritová konverze s úrovněmi vzorkování by vyžadovala komparátor. $3^{n}-1$ $3^{5}=243$ $3^{5}-1=242$

Paralelně-sériový (podrozsah, zřetězený) přímý převod ADC

Pipelined Subrangeing Direct-conversion (Flash) ADC [6]

Mírně snižují výkon, ale umožňují snížit počet komparátorů na , kde n je počet bitů výstupního kódu a k je počet paralelních ADC s přímou konverzí, ale to vyžaduje přidání odčítačů-zesilovačů. Náklady na hardware se rovnají komparátorům pro operační zesilovač + odčítacím zařízením-zesilovačům pro operační zesilovač. S 8 bity (n=8) a 2 ADC (k=2) budete potřebovat 30 komparátorů na operační zesilovač a odčítací zesilovač na operační zesilovač, tedy celkem 31 operačních zesilovačů. Používají se dva (k=2) nebo více kroků podrozsahu. Při k=2 se převodník nazývá Half-Flash (Subranging) ADC . $k\cdot 2^{n/k}-1$ $k-1$
$k\cdot (2^{n/k}-1)$ $k-1$ $=k\cdot (2^{n/k}-1)+k-1$ $k\cdot (2^{8/2}-1)=$ $k-1=2-1=1$

V dnešních aplikacích, kde jsou vyžadovány vzorkovací frekvence větší než 5 MSPS - 10 MSPS, dominuje architektura zřetězených subpásmových ADC. Ačkoli flash (all-paralelní) architektura dominovala na trhu 8bitových video ADC IC v 80. a na počátku 90. let, zřetězená architektura stále více nahrazuje flash ADC v dnešních aplikacích. Existuje několik vysoce výkonných zábleskových konvertorů arsenidu galia (GaAs) se vzorkovací frekvencí vyšší než 1 GHz, ale jejich rozlišení je omezeno na 6 nebo 8 bitů. Flash převodník je však stále oblíbeným stavebním kamenem pro zřetězené ADC s vysokým rozlišením.

Zřetězené ADC s přímou konverzí mají svůj původ v subpásmové architektuře, která byla poprvé použita v 50. letech 20. století ke snížení počtu součástek a spotřeby energie v ADC s diodami a vakuovými trubicemi.

V roce 1966 Kinniment a kol., navrhli architekturu Recirculating ADC [7] . Tato architektura používá paralelní ADC s jedním přímým převodem podrozsahu.

Plně sériový přímý převod ADC

Všesekvenční ADC
s přímou konverzí Celosekvenční ADC s přímou konverzí (k=n) jsou pomalejší než paralelní ADC s přímou konverzí a mírně pomalejší než paralelní sériové ADC s přímou konverzí. Snižte počet operačních zesilovačů na , kde n je počet bitů výstupního kódu a k je počet kroků přímé konverze (počet komparátorů). $n\cdot (2^{n/n}-1)+n-1=n\cdot (2^{1}-1)+n-1=2n-1$

Doba převodu binárního plně sériového ADC s přímým převodem je: n*t komparátor +(n-1)*(t odečítač-násobič +t analogový přepínač )
$n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=$
$=n\cdot t_{OA}+(n-1)\cdot (t_{OA}+t_{key})=$
${\displaystyle =(2n-1)\cdot t_{OA}+(n-1)\cdot t_{key))$

Pro 8bitový ADC se vzorkovacími úrovněmi je zapotřebí 15 operačních zesilovačů: 8 komparátorů na operační zesilovač a 7 odečítačů-násobičů po 2 na operační zesilovač [8] . $2^{8}=255$

Ternární přímá konverze Plně sériové ADC

Snižte počet operačních zesilovačů na , kde n je počet tritů výstupního kódu a k je počet kroků přímé konverze (počet ternárních komparátorů ). Například 2tritový ADC se vzorkovacími úrovněmi [9] by vyžadoval 5 operačních zesilovačů: 2x2=4 operační zesilovače ve 2 ternárních komparátorech po 2 operačních zesilovačích každý a 1 odčítací násobič 3 na operační zesilovač. Binární 3bitový ADC na stejných 5 operačních zesilovačích obsahuje 3 komparátory na operační zesilovač a 2 odečítací násobiče po 2 na operační zesilovač a má pouze úrovně vzorkování. $n\cdot (3^{n/n}-1)+n-1=n\cdot (3^{1}-1)+n-1=3n-1$
$3^{2}=9$ $2^{3}=8$

Doba převodu ternárního přímého převodu plně sériového ADC je: n*t komparátor +(n-1)*(t odečítač-násobič +t analogový přepínač )
$n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=$
${\displaystyle =(2n-1)\cdot t_{OA}+(n-1)\cdot t_{key))$

V 5 DT: Doba konverze
binárního ADC je: Doba konverze ternárního ADC je: tj. menší než binární ADC.
${\displaystyle (2\cdot 3-1)\cdot t_{OA}+(3-1)\cdot t_{key}=5\cdot t_{OA}+2\cdot t_{key))$

${\displaystyle (2\cdot 2-1)\cdot t_{OA}+(2-1)\cdot t_{key}=3\cdot t_{OA}+t_{key))$
${\displaystyle 2\cdot t_{OA}+t_{key))$

Ternární ADC tohoto typu jsou přibližně 1,5krát rychlejší než binární ADC stejného typu srovnatelné z hlediska počtu úrovní a nákladů na hardware [10] .

Z toho vyplývá, že ternární přímá konverze plně paralelní ADC jsou rychlejší, přesnější a levnější než přímá konverze binární plně paralelní ADC.

Viz také

Poznámky

↑ Analogová zařízení. ADC Architectures I: The Flash Converter od Walta Kestera. Obrázek 4 . Datum přístupu: 18. ledna 2018. Archivováno z originálu 27. ledna 2018. (neurčitý)
↑ Analogová zařízení. ADC Architectures I: The Flash Converter od Walta Kestera. Obrázek 6 . Datum přístupu: 18. ledna 2018. Archivováno z originálu 27. ledna 2018. (neurčitý)
↑ Analogová zařízení. ADC Architectures I: The Flash Converter od Walta Kestera. Obrázek 7 . Datum přístupu: 18. ledna 2018. Archivováno z originálu 27. ledna 2018. (neurčitý)
↑ Analogová zařízení. ADC Architectures I: The Flash Converter od Walta Kestera. Obrázek 8 . Datum přístupu: 18. ledna 2018. Archivováno z originálu 27. ledna 2018. (neurčitý)
↑ Přímá konverze ternární paralelní ADC, 2-trit (odkaz není k dispozici) . Datum přístupu: 19. ledna 2018. Archivováno z originálu 19. ledna 2018. (neurčitý)
↑ Analogová zařízení. ADC Architectures V: Pipelined Subranging ADC od Walta Kestera. . Staženo 20. ledna 2018. Archivováno z originálu 27. ledna 2018. (neurčitý)
↑ Analogová zařízení. ADC Architectures V: Pipelined Subranging ADC od Walta Kestera. Obrázek 12 . Staženo 20. ledna 2018. Archivováno z originálu 27. ledna 2018. (neurčitý)
↑ Přímá konverze ADC, sériový, 3bitový Archivováno 18. ledna 2018 na Wayback Machine .
↑ Přímá konverze ADC, plně sériový, 2-Tit Archivováno 21. ledna 2018 na Wayback Machine .
↑ Trinity 4-tritový asynchronní bipolární přímý konverzní sériový ADC. Verze 6. Archivováno z originálu 21. července 2011.