Asynchronní logika

Aktuální verze stránky ještě nebyla zkontrolována zkušenými přispěvateli a může se výrazně lišit od verze recenzované 21. prosince 2021; kontroly vyžadují 54 úprav .

Asynchronní logika je druh interakce logických prvků digitálních zařízení . Od synchronního se liší tím, že jeho prvky jednají asynchronně , neposlouchají generátor globálních hodin .

Popis

Asynchronní obvody jsou řízeny dvěma signály: dotazem , který je vydán po nastavení vstupů, a odezvou . S ohledem na dvojici těchto signálů je přechodový proces v asynchronním obvodu modelován zpožďovacím prvkem , jehož hodnota je konečná a předem neznámá. V synchronních obvodech jsou anomálie v dynamickém chování (konkurence a rizika) maskovány pomocí generátoru hodin. Pro boj s anomáliemi v asynchronních obvodech se používá indikační mechanismus [1] , který fixuje momenty konce přechodových procesů. Připravenost indikačních signálů je určena hodnotami skutečných zpoždění, které se mohou lišit a záviset na provozních podmínkách obvodu (například na teplotě). Fyzicky může indikátor konce přechodových procesů v obvodu chybět, jeho roli pak hrají speciální samosynchronní kódy [2] [3] . Ve srovnání se synchronními obvody tedy asynchronní obvody obecně obsahují více logických prvků. Hlavní výhody asynchronních obvodů oproti synchronním jsou [4] [5] :

stabilní provoz - žádné poruchy za jakýchkoliv možných provozních podmínek;
bezpečný provoz - zastavení v okamžiku poruchy některého prvku;
absence období nucených prostojů v očekávání dalšího synchronizačního impulsu.

Synchronní obvody téměř jakékoli úrovně složitosti lze implementovat na relativně levných FPGA . Naopak striktně autosynchronní obvody kladou velmi přísné požadavky na vnitřní strukturu FPGA [6] [7] a prakticky jediným řešením je výroba FPGA na zakázku [8] [9] [10] [11] . Za povšimnutí však stojí pokusy o implementaci asynchronních obvodů na bipolární ROM [12] [13] , standardní PAL (CPLD) [14] [15] a FPGA [16] [17] [18] . Vzhledem k tomu, že standardní FPGA jsou synchronní zařízení, je relativně snadné na nich sestavit obvody přizpůsobené latenci [19] [20] [21] a ještě obtížněji obvody lokálně synchronní (GALS) [22] . Většina standardních FPGA postrádá prostředky k implementaci arbitrů. Jeden způsob, jak obejít toto omezení, je uveden v [16] . V článku [17] je pro implementaci striktně autosynchronního obvodu navrženo upravit Atmel AT40K FPGA s velmi jemnou velikostí základní buňky (fine grained) [23] [24] .

Obecné poznámky

Při návrhu digitálních zařízení je zvykem funkčně oddělit ovládací a řídicí jednotku. Operační blok je zodpovědný za zpracování dat (datová cesta [26] [27] ) a přijímá příkazy z řídicího bloku (řídící cesta). V mnoha ohledech je takové dělení spíše libovolné [4] . Některá zařízení, jako je asynchronní sběrnice, kruhové rozhraní, hierarchický arbiter a modulo n čítač, neprovádějí téměř žádné zpracování dat, ale mají složité řídicí algoritmy. Další zařízení, jako je asynchronní banka registrů nebo paralelní n-bitová ALU, jsou určena pro intenzivní zpracování dat, ale jejich ovládání je vcelku jednoduché.
Asynchronní obvody, stejně jako všechny obvody s pamětí, vyžadují specifikaci počátečních podmínek. V praxi se to provádí aplikací krátkého resetovacího impulsu příslušné polarity na paměťové prvky. Podrobnosti viz [28] .
Aby asynchronní schémata správně fungovala, je nutné nastavit chování vnějšího prostředí. Schéma, které je nedistributivní pro jedno prostředí, může být distributivní pro jiné, sekvenční pro třetí a nesemimodulární pro čtvrté.

Modely a klasifikace asynchronních obvodů

Asynchronní schéma lze považovat za hardwarovou implementaci paralelně distribuovaného programu [4] . K provedení takového programu v čase je obvykle potřeba nějaký mechanismus, zatímco asynchronní schéma tento mechanismus nepotřebuje. Analogy operátorů a příkazů v asynchronním schématu jsou logické prvky, spouštěče nebo složité hierarchické moduly. Roli dat vyměňovaných mezi prvky obvodu hraje přepínání signálů. Všechny události na úrovni schématu jsou tedy uspořádány v čase prostřednictvím vztahů příčina-následek. Vývojář nastavený příkaz musí být ve schématu uložen, tedy skutečně vygenerován, což v konečném důsledku zajišťuje správné fungování. Obecně je klasifikace samočasovaných obvodů poměrně složitá a nejednoznačná [1] [34] . Existují však alespoň dva poměrně obecné modely takových obvodů s různými předpoklady o zpoždění prvků, vodičů a jejich spojení [35] [36] :

Delay bounded model ( Huffman model [37] ), který předpokládá maximální zpoždění šíření signálu v obvodu (nejhorší případ). Chcete-li sestavit takové obvody, musíte zavést zpoždění do zpětnovazební smyčky nebo použít místní synchronizaci. Obvody postavené podle Huffmanova modelu tedy nejsou striktně samosynchronní. Příkladem použití Huffmanova modelu jsou různé varianty mikropotrubí ( micropipelines ) s přizpůsobeným zpožděním [38] [39] [40] [41] . Obecně jsou modely jiné než Huffmanovy modely, které používají dynamické specifikační jazyky pro formální analýzu nebo syntézu. Je těžké si představit obsluhu zařízení tímto způsobem.
Neomezené zpoždění do modelu odbočovacího bodu ( Mullerův model [42] [43] [44] ), který předpokládá, že rozdíl ve zpoždění drátu po rozvětvení je menší než minimální zpoždění prvku. Schémata vytvořená podle Mullerova modelu jsou rozdělena do několika tříd:
- obvody, které nejsou závislé na rychlosti ( rychlostně nezávislé, obvody SI );
- semi-modulární nebo/a distribuční schémata ;
- obvody QDI necitlivé na kvazi zpoždění .

Distributivní schémata jsou podmnožinou semimodulárních schémat, která jsou zase podmnožinou schémat SI. V praxi je třída schématu SI ekvivalentní třídě QDI. Teorie a metody pro návrh obvodů QDI jsou dobře propracované, a proto jsou tyto obvody pro implementaci nejoblíbenější.

Komplexní asynchronní systémy nelze jednoznačně reprezentovat ani Huffmanovým modelem, ani Mullerovým modelem. Takové systémy mohou být postaveny jako asynchronní stavové automaty [45] [46] nebo ve velmi velkém měřítku jako asynchronní mikroprocesorové sady [47] [48] s využitím mikroprogramového řízení [49] [50] [51] [52] . Takové stavebnice jsou zastoupeny řadami K587 [53] [54] , K588 [55] a K1883 (U83x v NDR ) [56] . Je vhodné se začít učit navrhovat složité sekvenční samočasované obvody implementací jednoduchého jednobitového procesoru MC14500B a kombinací takových procesorů do výpočetní struktury [57] .

Silné (AND) a slabé (OR) podmiňování

Na intuitivní úrovni je kauzalita v asynchronních obvodech závislost pořadí výskytu výstupních signálů na pořadí výskytu vstupních signálů. Tato závislost může být silná (AND) a slabá (OR), což odpovídá schématům s plnou indikací (plná indikace) a časným hodnocením (časné hodnocení) [58] .

Předpokládejme, že nějaká událost má dvě příčiny: a . And-conditioning předpokládá, že obě události musí proběhnout předtím, než k události dojde . V případě AND tedy každá příčina silně předchází výsledek. Obdobou takového chování v sociologii je kolektivismus a partnerství. V případě OR-podmiňování může událost nastat po kterékoli z událostí nebo již nastala (zdravý individualismus). $x_{1}$ $x_{2}$ $x_{1}$ $x_{2}$ $y$ $z$ $x_{1}$ $x_{2}$

V případě OR tedy výsledek nastane, pokud nastala alespoň jedna událost z množiny slabých příčin. Pro určení, jak se událost chová poté, co došlo k oběma jejím slabým příčinám , jsou zavedeny koncepty společného a nekompatibilního podmiňování [59] [60] (respektive řízeného a nekontrolovaného individualismu). Pro dva vstupní signály je I-kondicionování modelováno pomocí hysterezní spouště (G-trigger, Muller C-element ) dané rovnicí . Společný model podmíněnosti OR je inkluzivní prvek OR (včetně OR, EDLINCOR) [ 61] , který využívá výstup hysterezní spouště a je dán rovnicí . Plně nekonzistentní model podmiňování OR je schéma založené na arbitrech. $z$ $x_{1}$ $x_{2}$ ${\displaystyle y_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot y_{n-1))$ $y_{n}$ ${\displaystyle z_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot {\overline {y_{n))))$

Uvažujme asynchronní obvod, který má dvouvstupový prvek OR (dvouvstupový prvek AND). Ve fázi zatemnění se na vstupu prvku OR nastaví kód 00 a na vstupu prvku AND se nastaví kód 11 . V provozní fázi se vstupy jeden po druhém přepnou na 1 (0) . Je nutné označit obě tyto změny, ale v případě OR-podmiňování se proces bude vyvíjet podél jednoho vstupu a pak je někde indikován druhý vstup. Jinými slovy, proces se začne větvit při první změně vstupu, aniž by čekal na druhou, tzn. bez synchronizace s druhým signálem. Čím více takových prvků, tím větší je paralelismus v obvodu. Synchronizace vstupů je možná, ale není žádoucí, protože by se jednalo o jiný proces s menším paralelismem.

Existují dvě hlavní metody pro modelování OR kondicionování na Petriho sítích (neboli STG). Jedním ze způsobů je odklonit se od explicitní reprezentace paralelismu na úrovni přechodů Petriho sítě na úroveň tzv. prokládací sémantiky (tedy s volbou na stopách) – při zachování 1-bezpečnosti Petriho sítě. Dalším způsobem je ponechat explicitní reprezentaci paralelismu, ale v tomto případě se Petriho síť nestane 1-bezpečnou [60] . Podmiňování OR je tedy popsáno buď nebezpečnou, ale stabilní Petriho sítí, nebo bezpečnou, ale nestabilní sítí.

Oba typy kondicionování vedou k semi-modulárním schématům. V případě podmínění AND jsou však tato schémata distributivní a v případě OR nedistributivní. Distributivní schémata lze sestavit z prvků pouze jednoho typu (například NAND nebo NOR), zatímco nedistributivní schémata vyžadují použití obou typů prvků. V případě nebezpečné, ale stabilní Petriho sítě je nutné řešit i kumulaci bodů ve vrcholech OR-kauzality. Metodologie DIMS a NCL, stejně jako jakékoli jiné plně indikační metodiky, mají všechny výhody a nevýhody AND-conditioningu. Grafy přechodu signálu ve své nejjednodušší podobě také poskytují úplnou indikaci. Diagramy změn umožňují modelovat jak AND, tak podmíněné OR, ale nemohou přímo reprezentovat procesy s konflikty nebo volbami.

Spojovací teorém pro semimodulární obvody

Nechť obvody a jsou semimodulární s ohledem na stavy a , v tomto pořadí, a jsou výstupem invertoru obvodu . Otevřeme uzel obvodu tak, aby vznikl vstup a výstup . Předpokládejme, že mezi stavy, do kterých obvody a z a mohou přejít, jsou ty a ve kterých se hodnota signálu na vstupu a výstupu střídače shoduje s resp . Vyjmeme střídač z obvodu tak, aby vznikl vstup a výstup . Spojte se s a s . Lze tvrdit, že výsledné schéma je semi-modulární s ohledem na stav . Intuitivní důkaz věty je uveden v [1] . Přesný matematický důkaz lze nalézt v [31] . Je důležité si uvědomit, že zapojení dvou obvodů podle věty vyžaduje splnění dvou podmínek: 1) v jednom z obvodů musí být invertor a 2) přítomnost stavů a . Tyto podmínky nejsou vždy splněny, a proto nelze žádné semimodulární obvody kombinovat do jednoho. Zobecnění věty pro mírnější podmínky je uvedeno v [2] . Konkrétním případem použití věty je zvýšení rychlosti čítačů se sekvenčním přenášením [62] [63] [64] [65] . V obecném případě aplikace věty dává kvalitativně nový obvod ze známých součástek, například potrubí na G-klopných obvodech + statický klopný obvod = asynchronní posuvný registr. $A$ $B$ $A$ $b$ $i$ $B$ $j$ $A$ $j_{1}$ $j_0$ $A$ $B$ $A$ $b$ $A'$ $b'$ $j_{1}$ $j_0$ $B$ $i_1$ $i_{0}$ $i_{0}$ $j_{1}$ $j_0$ $i_1$ $[a',b']$ $A'$ $b'$

Dvouvodičová komunikační linka

Jednoduché synchronní obvody lze propojovat téměř bez problémů. Pokud ve výsledném složitém obvodu nejsou žádné kritické signálové závody, bude provozuschopný. Zapojení asynchronních obvodů je mnohem složitější, ve výsledném složitém obvodu může dojít ke ztrátě vlastnosti asynchronnosti. Výsledkem toho bude zastavení práce nebo naopak generování shluku pulsů. Pokud neuvažujete společný vodič, pak je hodinový signál do synchronního obvodu přiváděn přes jeden vodič. Je také možné připojit asynchronní obvody jedním vodičem [66] , ale k tomu je potřeba použít speciální sériový samosynchronní kód. Ve srovnání s paralelním kódem to znamená nižší výkon a dodatečné náklady na hardware. Pro zlepšení výkonu můžete oddělovač (mezerník) reprezentovat třetí úrovní signálu [67] [68] . To také umožňuje snížit počet vodičů (pokud nejsou více než dvě metalizační vrstvy), ale neumožňuje přepínání linek z různých masterů na různé interprety, to znamená, že to není vhodné pro struktury sběrnic. Vzhledem k tomu, že v moderních technologiích se používá 7-14 vrstev metalizace, nemá smysl tímto způsobem šetřit na drátech. Dva vodiče umožňují použití dvoufázového [69] [70] [71] komunikačního protokolu. Tento přístup poprvé použil D. E. Maller k vybudování přísně samosynchronního mikropotrubí [70] . Blízká této metodě je Delay Insensitive Minterm Synthesis (DIMS) [72] . Metodika Null Convention Logic (NCL) [73] je rovněž určena pro syntézu přísně autosynchronních mikropotrubí. Na rozdíl od DIMS, který používá C-elementy, NCL používá vícevstupové G-klopné obvody nazývané prahové prvky a samočasovaný kód M-of-N. V některých případech to umožňuje sestavit jednodušší obvody. Všimněte si, že díky použití G-flip-flopů implementují mikropotrubí DIMS a NCL pouze I-conditioning [74] . Některé způsoby budování mikropotrubí s podmíněností OR jsou diskutovány v [75] [76] . Striktně samosynchronní mikropotrubní obvody lze také syntetizovat při kompilaci programů z vysokoúrovňových jazyků. Je však třeba počítat s tím, že takto získaná schémata nebudou optimální. Například zmije syntetizovaná v [77] je složitější než ta navržená v [78] .

Asynchronní primitiva

Myšlenka použití primitiv k sestavení asynchronního obvodu je podobná myšlence konstruktoru. Podrobnosti takového konstruktoru by měly být co nejobecnější [4] . Zpravidla jsou popsány fragmenty stabilních a bezpečných Petriho sítí [79] [44] . Nejznámější asynchronní primitiva jsou:

Registr vyrovnávací paměti

Poprvé navrženo v [70] pod názvem double-line delay (viz také [71] [1] ) a je nejlépe známé jako slabá podmínka poloviční vyrovnávací paměti, WCHB [80] .

Davidova cela

Pojmenováno po francouzském inženýrovi René Davidovi, který jej jako první navrhl [81] . Tranzistorová implementace buňky se nazývá jednomístná vyrovnávací paměť , jejíž zobecnění jsou diskutována v [1] [2] [3] [49] [82] [83] [84] .

Schéma opětovného vstupu

Poprvé byl navržen v [1] a vylepšen v [2] . Druhá možnost je diskutována v [3] a je známá jako obvod pro více použití , D-element , Q-element [87] a S-element [30] [88] .

Spoušť počítání

Také nazývaný toggle je frekvenční dělič dvěma, který zajišťuje dokončení přechodových jevů. Dřívější verze přepínání založeného na invertovaných vstupech lze nalézt v [31] [94] [95] [96] . Schéma přechodu obvodu [94] je na Obr. 5,31 v [2] . Předpokládá se, že zpoždění vstupních měničů ve všech těchto schématech je nulové a jako indikátor slouží buď prvek XOR nebo prvek XNOR. Varianta přepínání pomocí duálních hradel 1AND-2OR-NOT a 1OR-2AND-NOT je uvedena v [97] . Všimněte si, že taková implementace je známa minimálně od roku 1971 [98] . Další varianta přepínání využívající stejné prvky a dva měniče je navržena v [99] a podrobně diskutována v [100] . Implementace přepínání pouze na prvcích NAND (OR-NOT) [1] [2] se někdy nazývá Harvardská spoušť a je známá minimálně od roku 1964 [101] . Kompaktní statické Harvardské klopné obvody CMOS jsou uvedeny v [102] [103] [104] a obvod se zatěžovacími odpory v [105] . Dynamické schéma spouštěče počítání, kdy je na nádržích uložen předchozí stav, je uvedeno v [106] . Všimněte si, že většina počítacích klopných obvodů jsou sekvenční obvody, a proto mohou být implementovány pouze na prvcích 2I-NOT. Existují však distribuční schémata pro počítání spouštěčů. Například v [107] je popsán distributivní a zjevně těžkopádný obvod na čtyřech logických a dvou C-prvcích. Úspěšnějším příkladem je distribuční schéma JK flip-flopu na 2I-NOT. Spojením vstupů J a K dostaneme počítací klopný obvod.

Sériové zapojení počítacích klopných obvodů dává vícemístné počítadlo, u kterého je počet operací vybití poloviční než počet operací vybití . Aby byla zajištěna nezávislost na zpoždění u takových čítačů, používá se obvykle indikátor dokončení přechodových jevů ve všech číslicích [1] . Schéma počítadla potrubí bylo poprvé navrženo v [1] , patentováno v [108] a přetištěno v [2] . Specifikace a schémata pro čítače s konstantní dobou odezvy jsou uvedeny v [109] [110] [97] . Také v [97] je uveden sekvenční čítač se zpožděním šíření přenosu. V [111] byl navržen programovatelný čítač, ve kterém se interakce s okolím provádí přes poslední bit. Díky tomu je dosaženo konstantní reakční doby mezi požadavkem na čítač a odpovědí. Odpověď, která je přijata po N žádostech, je signál s frekvencí dělenou N. $i$ $i-1$

Metodiky návrhu

Při navrhování asynchronního obvodu je třeba provést předpoklad o zpoždění. Metodika samosynchronizace využívá Mullerovu hypotézu týkající se zpoždění drátu - celé zpoždění drátu je přivedeno na výstup prvku a šíření zpoždění drátu po odbočce lze zanedbat. V tomto případě jsou dráty obecně vyloučeny z úvahy. Porušení Mullerovy hypotézy vede k porušení kauzality chování, která je logickým základem autosynchronizace. Kauzalita vyžaduje, aby každá událost v systému byla příčinou alespoň jedné další události (vlastnost indikátoru samosynchronních systémů [2] ). V logických strukturách, na rozdíl od přenosových systémů, nemusí změna stavu kusu drátu za odbočkou vést k přepnutí logického prvku, a proto nemusí být indikována. V tomto případě začne kus drátu fungovat jako paměťový prvek. Pro boj s tím, tedy pro stavbu obvodů, které nejsou závislé na zpoždění ve vodičích, je nutné použít buď speciální spínací disciplíny (které zužují třídu realizovaných obvodů [112] ), nebo použití speciálních logických či topologických konstrukce, jako jsou izochronní větvení [113] [114] [115] nebo polní vidlice [116] [117] , vyžadující zavedení nových hypotéz a/nebo technologicky specifických konstrukčních technik. Tento problém se zhoršuje, když se zvyšuje vliv zpoždění v drátech a šíření těchto zpoždění. Naprostá většina moderních návrhových metodik vede k obvodům, které jsou kvazi-necitlivé na zpoždění, tedy obvody, kde jsou všechny větve dostatečně krátké a tudíž izochronní [118] [119] . Hlavní problém syntézy asynchronních obvodů je formulován následovně [120] [121] . Je nastavena specifikace, která simuluje skutečný proces. Poté se analyzuje, aby se odhalily jak prospěšné, tak anomální vlastnosti procesu. Na základě výsledků analýzy je původní specifikace upravena tak, aby nedocházelo k anomáliím nebo je eliminovaly. Podle nové, upravené specifikace je syntetizován obvod, jehož chování se shoduje s původní specifikací. Krátký seznam metod pro analýzu a syntézu asynchronních obvodů založených na modelech typu události je uveden v [122] . Celý cyklus použití těchto modelů v moderních vývojových nástrojích je popsán v [123] . Syntetické metody založené na kompilaci programů z jazyků vyšší úrovně a také na teorii stop jsou zvažovány v [124] [125] [126] .

Petriho sítě

K modelování chování logických obvodů se obvykle používají stabilní a bezpečné Petriho sítě [44] . Takové sítě však nemohou modelovat první výsledky, protože spouštění přechodu je založeno na podmínění AND. Aby bylo možné popsat podmínky OR, musí být síť nezabezpečená (více než jeden token na pozici). Jakmile je specifikováno chování obvodu, je nutné transformovat Petriho síť na diagram změn (Mullerův diagram), což je graf s vrcholy označenými vektorem výstupů stabilních a vybuzených prvků. Dále byste se měli ujistit, že výsledný diagram je semi-modulární. Pokud ne, znamená to, že počáteční popis schématu Petriho sítě je neúplný a měly by být zavedeny další události. Pokud je diagram změn semimodulární, pak je možné sestavit budicí funkce prvků z přechodového diagramu. Dále, pokud jsou tyto funkce v seznamu prvků základu implementace, pak je vše v pořádku. Pokud ne, musíte zavést další proměnné, a proto změnit původní úlohu tak, aby všechny funkce prvků odpovídaly funkcím implementační báze. Tento problém je velmi složitý a jeho formální řešení má k optimální implementaci daleko.

Grafy signálů

Na základě Petriho sítí, přechody, ve kterých jsou označeny názvy signálů. Poprvé byly navrženy v [131] a podrobněji popsány ve dvou různých přístupech v [132] a [133] . Nejznámější nyní pod názvem English. Grafy přechodu signálu, STG [134] .

Nejjednodušší třída STG, STG/MG, odpovídá třídě značených grafů Petriho sítě. Jedná se o Petriho sítě, kde každá pozice má maximálně jeden vstupní přechod a jeden výstupní přechod. V takovém grafu mohou být z pozice odstraněny značky pouze prostřednictvím jediného přechodu, který z ní vede pryč, a přechod, jakmile je povolen, lze deaktivovat pouze na skutečném začátku, takže může nastat situace, kdy může nastat buď A nebo B, ale ne obojí, to se nedá zvládnout.. Všimněte si, že graficky STG nahrazuje označený přechod jeho popiskem a pozice s jedním vstupem a jedním výstupem jsou vynechány. Značky v těchto snížených polohách se jednoduše umístí na odpovídající oblouk. V STG obsahují přechodové štítky nejen název signálu, ale také konkrétní typ přechodu, buď stoupající ("+") nebo klesající ("-").

Když je tedy aktivován přechod označený , signál se přepne z 0 na 1; když se spustí přechod označený , signál se přepne z 1 na 0. Přechody na vstupních signálech jsou také odlišeny podtržítkem. Pro vytvoření obvodů pomocí STG je často vyžadováno jedno nebo více omezení: živost, spolehlivost, perzistence, konzistentní přiřazení stavu, jedinečné přiřazení stavu, jednocyklové přechody. $a+$ $A$ $a-$ $A$

STG je naživu, pokud z každého dostupného označení může být nakonec vypálen každý přechod.

STG je spolehlivý, pokud žádná pozice nebo oblouk nemůže obsahovat více než jednu značku.

STG je konstantní, pokud pro všechny oblouky a* → b* (kde t* znamená přechod t+ nebo t-) existují další oblouky, které zaručují, že b* začíná před opačným přechodem a*.

STG má konzistentní přiřazení stavu, pokud se přechody signálu striktně střídají mezi + a - (tj. nemůžete se vrátit do stejného stavu).

STG má jedinečné přiřazení stavu, pokud žádná dvě různá označení STG nemají stejný význam pro všechny signály.

STG má jednocyklové přechody, pokud se každý název signálu v STG objeví přesně v jednom vzestupném a klesajícím přechodu.

Změnit diagramy

Diagramy změn (CD ) [135] [136] [137] jako STG mají uzly označené na přechodech a obloucích mezi přechody, které definují povolené sekvence spouštění přechodu. Disky CD mají tři typy oblouků: silnou prioritu, slabou prioritu a nespojenou silnou prioritu, stejně jako počáteční značení, ačkoli značky jsou umístěny v přechodech CD namísto pozic. Oblouky se silnou prioritou jsou podobné obloukům v STG a lze je považovat za A oblouky, protože přechod nemůže začít, dokud nejsou všechny oblouky směřující na něj označeny značkou. Oblouky se slabou prioritou jsou oblouky OR, kde se přechod může spustit, kdykoli je označen jakýkoli přechod s obloukem se slabou prioritou. Všimněte si, že přechod nemůže mít současně silné a slabé oblouky. Když silné nebo slabé oblouky priority způsobí přechod ke střelbě, na všech obloucích směřujících k tomuto přechodu je značka odstraněna a umístěna na všechny oblouky, které umožňují přechod ke střelbě. Protože přechod s oblouky se slabou prioritou, které k němu vedou, může vystřelit před všemi oblouky, které mají značky, mají oblouky bez značek přidané otevřené smyčky, které označují „dluh jedné značky“. Když marker dosáhne oblouku s dluhem, marker a dluh se navzájem vyruší. Pokud tedy značka dorazí ke každému vstupnímu oblouku se slabou prioritou do uzlu (pokud žádný z těchto oblouků není zpočátku označen značkami nebo otevřenými smyčkami), vystřelí pouze jednou a může tak učinit, jakmile dorazí první značka. Konečně, oblouky se silnou prioritou, které jsou uvolněny, jsou totožné s oblouky se silnou prioritou, kromě toho, že po přechodu vedoucím ke spuštění oblouk již nedrží systém (považuje se za odstranění z CD). Tyto oblouky lze tedy použít k připojení počáteční, neopakující se sady přechodů do nekonečně se opakujícího cyklu.

Podmíněné logické sítě

Poprvé byly navrženy v [59] pod názvem English. Causal Logic Nets, CLN ke kombinaci výhod Petriho sítí a diagramů změn při reprezentaci různých forem kauzality [60] .

NCL přístup

Zkratka NCL znamená Null Convention Logic a označuje použití oddělovače 00 . Přístup NCL byl navržen v [138] pro operační bloky sestávající převážně z samočasované kombinační logiky.

Prvky NCL jsou speciálním případem zobecněného C-prvku, který je dán Shannonovým rozkladem jako , kde a jsou funkce set a reset. Pokud jsou tyto funkce ortogonální, tzn. , pak je izoton (pozitivní unate) podle . Je tedy možné vyloučit, takže . NCL používá funkce pro nastavení prahu a reset, které mají maximálně 4 proměnné. NCL také používá 3 bezprahové funkce, které mohou být implementovány více prvky NCL. Komplementární přístup NCL+ používá oddělovač 11 . Existuje jedna funkce reset pro NCL , ale několik funkcí nastavení [139] [140] . Pro NCL+ je naopak jedna nastavená funkce a několik resetovacích funkcí [141] . Výsledkem toho je určitá symetrie mezi CMOS implementacemi prvků NCL a NCL+ [142] , [143] . $x={\overline {x}}S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$ $S(\mathbf {x} )$ ${\overline {R}} (\mathbf {x} )$ $S(\mathbf {x} )R(\mathbf {x} )=0$ $S(\mathbf {x} )\leqslant {\overline {R))(\mathbf {x} )$ $x=f(\mathbf {x} )$ $X$ $\overline{x}$ $x=S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$ $R(\mathbf {x} )={\overline {x_{1}\vee x_{2}\vee ...\vee x_{n}}},n\leqslant 4$ ${\displaystyle S(\mathbf {x} )=x_{1}x_{2}...x_{n))$

Všimněte si, že přístup využívající, podobně jako NCL, speciální typ T-klopných obvodů byl navržen mnohem dříve v [1] . Má dva rozdíly, prvním jsou parafázové obvody a druhým je funkčně úplný základ. Podobností mezi těmito dvěma přístupy je předpoklad, že obvody základního prvku nejsou citlivé na zpoždění ve vnitřních vodičích (předpoklad DI). To umožňuje přistoupit k realizaci obvodů, které nejsou citlivé na zpoždění propojovacích vodičů mezi prvky. Implementace CMOS NCL jsou však velmi objemné, například prvek TH24 se skládá z 28 tranzistorů [143] . To může porušit předpoklad DI, nemluvě o 8vstupovém AND-OR-NOT v generickém modulu dřívějšího přístupu [144] . Cenou za necitlivost na zpoždění vodičů je tedy extrémní redundance, nízká rychlost a nedostatečná spolehlivost obvodů v implementacích CMOS. Poznamenáváme také, že jelikož jsou prahové funkce podmnožinou monotónních, lze oba zmíněné přístupy považovat za vývoj sekvenčních schémat na prahových prvcích [145] [146] [147] [148] .

Vytváření operačních bloků na NCL se nazývá Flow Computation . Tyto bloky jsou spojené oscilátory, které provádějí paralelní výpočty. Podobný princip je použit u dvourozměrných rozdělovačů [149] [150] [151] .

Předpoklady doby zpoždění

Někdy dané chování nelze implementovat v Mullerově modelu (zpoždění prvků jsou neomezená). Tento problém obvykle souvisí s daným implementačním základem. Jediným řešením v tomto případě je použití časových předpokladů. Zde jsou některé známky takového problémového chování:

Vstupní signál se přepne dvakrát za sebou, výsledkem je přepnutí výstupu . Jinými slovy, v chování je fragment . Takové chování není v žádném případě realizovatelné. Je třeba vycházet z toho, že doba trvání impulsu je dostatečná pro (alespoň) dvě sepnutí vnitřních signálů. $A$ $X$ $a+\to a-\to x+$ $a+\to a-$
Požadavek realizovat obvod v monotónní homogenní bázi např. pouze na prvcích NAND. Zadané rozhraní nelze změnit. To znamená, že přidávání nových interních událostí před vstupními je zakázáno. Na bázi NAND dochází ke každé synchronizaci pouze událostmi. Důsledkem toho je, že v samostatném chování musí každá následující větev začínat a končit . Zákaz přidávání nových událostí před vstupními (pro neautonomní chování) může vést k nerovnováze a . Pokud je více než , pak schéma není realizovatelné na bázi NAND. Příkladem může být implementace C-elementu. $+$ $-$ $+$ $+$ $-$ $+$ $-$
Použití prvků úplného potvrzení (CA) [152] . Nechte zadávat události a iniciujte alternativní větve 1 a 2, v tomto pořadí. Pokud je událost ve větvi 2 , pak schéma není realizovatelné na CA-prvcích [153] . $a+$ $b+$ $a+$

Základní fakta a výsledky

Na asynchronní obvody lze pohlížet jako na zobecnění prstencového oscilátoru. To znamená, že pokud jsou výstupy obvodu propojeny přes model vnějšího prostředí se vstupy, obvod začne kmitat.
Separátor (spacer) je přítomen pouze u dvoufázových samočasových (SS) kódů. Jednofázový CC kód je kód s přímými přechody. Neexistují žádné další jednofázové CC kódy.
Implementace logických funkcí. Zatím nejlepším obecným přístupem je křížová implementace [117] [154] . Jakákoli logická funkce dvou nebo více proměnných má funkční rasy, se kterými v zásadě nelze bojovat. Na srovnatelných sadách však funkce unate neobsahuje funkční rasy. Proto zdvojnásobíme počet vstupních proměnných a převrácenou hodnotu proměnné nahradíme nezávislou proměnnou. Aby se vstupní množiny staly srovnatelnými, je potřeba dvoufázová disciplína, kdy je každá pracovní množina proložena distančním prvkem (oddělovačem sestávajícím buď ze všech nul, nebo ze samých jedniček). Vzhledem k tomu, že spacer je srovnatelný s jakoukoliv pracovní množinou, získáme, že ve dvoufázové sekvenci vstupů jsou všechny sousední množiny srovnatelné, což je nutné pro absenci funkčních závodů. Logické závody zůstávají (atribut implementace). V tomto případě pomáhá křížová implementace. Je přidán druhý implementační kanál, který implementuje inverzní funkci (první kanál implementuje funkci samotnou). Kromě toho by implementace tohoto kanálu měla být duální implementací hlavního kanálu. S touto implementací jsou všechny čisté invertory v každém kanálu nahrazeny křížovými spoji, protože každý výstup prvku určité vrstvy odpovídá výstupu prvku ve stejné vrstvě inverzního kanálu. Tyto dva výstupy tvoří pár parafázových kódů, což značně zjednodušuje konstrukci indikátoru pro logiku. V případě použití dvoufázové disciplíny s spacerem nevede dvoufázová implementace v technologii CMOS ke zvýšení počtu tranzistorů oproti taktované jednofázové logice. To je způsobeno tím, že obvody CMOS v případě jednofázové implementace obsahují přímé a inverzní kanály. Analýza redundance samosynchronizačních kódů naznačuje, že pro synchronní kombinační obvod se vstupy a výstupy musí existovat asynchronní obvod se vstupy a výstupy. Tento odhad odpovídá hypotetické implementaci s minimálním přídavným hardwarem, tj. v praxi není spodní hranice dosažitelná. $h$ $q$ $h+log_{2}(h)$ $q+log_{2}(q)$
Implementace indikátorů. Kanály pro indikaci momentů konce přechodných procesů jsou postaveny na bázi T-klopných obvodů. Vzhledem k tomu, že klopný obvod G obsahuje součást AND, je počet jeho vstupů omezen. Je tedy nutné použít buď pyramidy G-klopných obvodů nebo paralelní kompresní systémy, což vede k nákladům na vybavení a nárůstu zpoždění v zobrazovacím obvodu, což může drasticky snížit výkon kvůli práci na skutečných zpožděních. Využití vlastnosti obousměrné vodivosti MOS tranzistoru umožňuje sestavit dvoustupňový indikátorový obvod s prakticky neomezeným počtem vstupů a spotřebou zařízení 4 tranzistory na indikovaný vstup [155] [156] [154] .
Některá samosynchronní zařízení lze implementovat se zanedbatelným nárůstem hardwaru ve srovnání se synchronní implementací. Například čítače (1974) a paměť (1986) [157] [158] [159] [160] .
Obvody nezávislé na zpoždění (DI [161] , molitan-gumový obal [162] ), které se skládají z prvků s jediným výstupem, mohou obsahovat pouze měniče a C-prvky, což neumožňuje stavět praktické obvody s dostatečnou flexibilitou [112] [163] . Není možné sestavit zcela na zpoždění nezávislý G-trigger, RS-trigger, T-trigger [117] .
Jakékoli schéma distribuce lze správně implementovat na dvouvstupových prvcích AND-NOT (OR-NOT) s nosností nejvýše dva. Jakýkoli semimodulární obvod může být správně implementován pouze tehdy, když jsou tyto prvky použity společně nebo při použití třívstupových prvků AND-OR-NOT. Otevřená zůstává otázka správné implementace semimodulárních obvodů pouze na NAND (OR-NOT) prvcích [2] [164] [165] . V praxi však minimální základ nedává příliš smysl kvůli vysoké složitosti výsledných obvodů. S nárůstem hodnot koeficientů větvení a se zvýšením funkčnosti se obvody stávají kompaktnějšími. V moderní technologii CMOS je vhodné používat prvky, jejichž složitost nepřesahuje 4I-4OR-NOT. Neexistuje žádný semimodulární obvod prvků NAND, který by nebyl citlivý na zpoždění alespoň dvou větví vodiče připojeného k výstupu prvku, pro který jsou stavy tohoto obvodu živé [166] . Pokud se vodič větví, pak je to funkce OR, takže někde musíte indikovat signály ve větvích vodičů (OR-conditioning). Vše výše uvedené platí pouze pro parafázovou implementaci, jejímž speciálním případem je implementace C-prvku pouze na prvky NAND. Otevřená zůstává otázka implementace jednofázových distribučních obvodů pouze na prvky NAND. V případě jednofázového C-prvku jsou však potřeba oba typy prvků. Ve skutečnosti, aby bylo možné realizovat silnou kauzalitu na rostoucích frontách, je zapotřebí prvek AND-NOT a na klesajících - OR-NOT.
Na stejném vodiči může být požadavek přenášen napětím a potvrzení proudem. V tomto případě je pro indikaci okamžiků konce přechodových procesů nutné použít snímače spotřebovaného proudu prvků CMOS. Takové senzory jsou však obtížně realizovatelné a jejich výkon je nedostatečný. Myšlenka kombinovaného displeje tedy v praxi nevede ke zjednodušení zařízení. Příkladem úspěšného využití této myšlenky je metoda samosynchronního přenosu dat, kdy je každý bit přenášen po jednom vodiči [167] . Tato metoda vyžaduje pouze dráty k paralelnímu přenosu binárního bitového kódu a její výkon není horší než při přenosu dat přes dva dráty. $n$ $n+2$
Indikátory dokončení přechodných jevů mohou být konstruovány na základě prahových obvodů s více výstupy [168] .

Bibliografie

↑ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 A. G. Astanovskij, V. I. Varšavskij, V. B. Marachovskij atd. Aperiodické automaty. M. Nauka, 1976, 423 s. (nedostupný odkaz)
↑ 1 2 3 4 5 6 7 8 9 10 11 V. I. Varshavsky, M. A. Kishinevskiy, V. B. Marachovsky, atd. Automatizované řízení asynchronních procesů v počítačích a diskrétních systémech. M.: Nauka, 1986. (nepřístupný odkaz) ( VI Varshavsky (ed.). Self-Timed Control of Concurrent Processes. (nepřístupný odkaz) )
↑ 1 2 3 V. I. Varshavsky, V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Jakovlev, "Asynchronní paralelní procesy a samosynchronní obvody", Elektronická technologie. Ser. Př. jakost, standardizace, metrologie, zkoušky, sv. 5. č. 4, str. 3-33, 1988.
↑ 1 2 3 4 A. V. Yakovlev, A. M. Koelmans, "Petrinets and digital hardware design," Lectures on Petri Networks II: Applications, sv. 1492, str. 154-236, 1998.
↑ CH van Berkel, MB Josephs, SM Nowick, "Applications of asynchronous circuits," Proceedings of the IEEE, sv. 87, č.p. 2, str. 223-233, 1999 . Získáno 16. září 2015. Archivováno z originálu 5. listopadu 2015. (neurčitý)
↑ PSK Siegel, Automatické mapování technologií pro asynchronní návrhy. PhD disertační práce, Stanford University, 1995, 159 s. . Získáno 14. července 2015. Archivováno z originálu 14. července 2015. (neurčitý)
↑ P. Franklin, D. Winkel a E. Brunvand, „Srovnání modulárních stylů samočasovaného designu“, Zpráva UUCS-95-025, University of Utah, 1995 . Získáno 5. března 2016. Archivováno z originálu 1. srpna 2017. (neurčitý)
↑ CG Wong, AJ Martin a P. Thomas, "Architektura pro asynchronní FPGA," IEEE Int. Conference on Field-Programmable Technology (FPT) 2003, pp. 170-177.
↑ D. Shang, F. Xia, A. Jakovlev, "Asynchronní FPGA architektura s distribuovaným řízením," IEEE Int. Symposium on Circuits and Systems (ISCAS) 2010, pp. 1436-1439. . Získáno 23. července 2015. Archivováno z originálu dne 24. července 2015. (neurčitý)
↑ Y. Komatsu, M. Hariyama a M. Kameyama, "Architecture of an asynchronous FPGA for Handshake-Component-Based Design," IEICE Transactions on Information and Systems, sv. E96-D, č. 8, 2013, str. 1632-1644. . Získáno 26. července 2017. Archivováno z originálu 31. července 2017. (neurčitý)
↑ Renesas Electronics. Přehled produktů ASIC, 2011. . Datum přístupu: 15. listopadu 2019. Archivováno z originálu 15. listopadu 2019. (neurčitý)
↑ M. Courvoisier, "Asynchronní logické pole pro realizaci logických systémů se souběžností," Electronics Letters, sv. 14, č. 4, str. 119-121, 1978.
↑ RW Hartenstein, A. Hirschbiel a M. Weber, „Pole Patil – hardwarová implementace Petriho sítě“, CompEuro 1988, str. 26-33.
↑ W. Eisele, G. Eckstein, J. Beister, "Syntéza regulátoru VMEbus komunikujícími asynchronními sekvenčními obvody", Kaiserslautern University, 1994 . Datum přístupu: 27. února 2016. Archivováno z originálu 6. března 2016. (neurčitý)
↑ L. Lloyd, K. Heron, AM Koelmans, AV Jakovlev, "Asynchronní mikroprocesory: Od modelu vysoké úrovně k implementaci FPGA," Journal of Systems Architecture, sv. 45, č.p. 12-13, str. 975-1000, 1999 . Získáno 27. února 2016. Archivováno z originálu 12. července 2012. (neurčitý)
↑ 1 2 S. W. Moore a P. Robinson, "Rapid prototyping of self-timed circuits," IEEE Int. Konference o počítačovém designu (ICCD) 1998, pp. 360-365. . Získáno 1. března 2016. Archivováno z originálu 8. srpna 2017. (neurčitý)
↑ 1 2 K. Meekins, D. Ferguson a M. Basta, "Delay insensitive NCL rekonfigurovatelná logika," IEEE Aerospace Conference 2002, sv. 4, str. 1961-1966
↑ JV Manoranjan a KS Stevens, „Implementace asynchronního řadiče v režimu burst na FPG pomocí relativního časování“, IEEE Southern Conference on Programmable Logic (SPL) 2014, str. 1-6. . Získáno 31. července 2017. Archivováno z originálu 31. července 2017. (neurčitý)
↑ R. Payne, "Asynchronous FPGA architectures," IEE Proceedings, Computers and Digital Techniques, sv. 143, č.p. 5, str. 282-286, 1996 . Získáno 3. března 2016. Archivováno z originálu dne 10. března 2016. (neurčitý)
↑ P.Y.K. Cheung. Jsou asynchronní nápady užitečné v FPGA? . Tento asynchronní svět 87-95 (2016). Získáno 19. února 2017. Archivováno z originálu 20. února 2017. (neurčitý)
↑ Z. Hajduk, "Jednoduchá metoda implementace asynchronních obvodů v komerčních FPGA", Integration the VLSI Journal, sv. 59, 2017, str. 31-41.
↑ VB Marakhovsky, AV Surkov, "GALA systémy interaktivních automatů," Technická zpráva, 2016 . Získáno 13. června 2016. Archivováno z originálu 17. června 2016. (neurčitý)
↑ MB Gokhale, PS Graham, Field-Programmable Gate Arrays, § 2.1 v Reconfigurable Computing: Accelerating Computation with Field-Programmable Gate Arrays. Springer, 2005, 238 s. . Získáno 17. dubna 2019. Archivováno z originálu dne 17. dubna 2019. (neurčitý)
↑ H. Kaeslin, Field-programmable logic, Ch. 2 in Top-Down Digital VLSI Design: From Architectures to Gate-Level Circuits and FPGA, str. 41-61, Elsevier, 2014. . Získáno 17. dubna 2019. Archivováno z originálu dne 17. dubna 2019. (neurčitý)
↑ JC Kalb, "JK master-slave klopný obvod", Patent US3591856, Jul. 6, 1971 . Získáno 29. července 2019. Archivováno z originálu dne 29. července 2019. (neurčitý)
↑ D. Sokolov, I. Poliakov a A. Jakovlev, "Asynchronous data path models," IEEE Int. Conference on Application of Concurrency to System Design (ACSD) 2007, pp. 197-210. . Získáno 4. srpna 2019. Archivováno z originálu 17. června 2018. (neurčitý)
↑ Y. Zhou, C. Shi, Z. Deng a A. Yakovlev, "Syntéza a optimalizace asynchronních dvoukolejových kódovaných obvodů založených na částečném potvrzení," IEEE Int. Konference o ASIC 2017, pp. 496-503. . Získáno 6. srpna 2019. Archivováno z originálu dne 6. srpna 2019. (neurčitý)
↑ tutorial:synthesis:initialisation:start - Workcraft . Staženo 8. dubna 2019. Archivováno z originálu 8. dubna 2019. (neurčitý)
↑ Dvou- a třívstupové G-flip-flop tranzistorové obvody jsou známy minimálně od roku 1969 JJ Gibson, "Logické obvody využívající tranzistory s efektem pole," Patent US3439185, duben. 15, 1969. Archivováno 30. března 2019 na Wayback Machine
↑ 1 2 C. H. van Berkel, „Pozor na izochronní vidlici“, Zpráva UR 003/91, Philips Research Labs, 1991.
↑ 1 2 3 R. Miller, Teorie rychlostně nezávislých spínacích obvodů, kap. 10 v knize. Teorie spínacích obvodů. Svazek 2: Sekvenční obvody a stroje. Nauka, 1971, s. 242-298. Archivováno 4. března 2016 na Wayback Machine (RE Miller, "Theory of speed-independent circuits," Kap. 10 v Switching Theory. Vol. 2: Sekvenční obvody a stroje. Wiley, 1965.)
↑ SJ Silver, JA Brzozowski, "Opravdová souběžnost v modelech chování asynchronních obvodů," Formal Methods in System Design, sv. 22, č. 3, str. 183-203, 2003 . Získáno 5. února 2016. Archivováno z originálu 21. ledna 2022. (neurčitý)
↑ M. Kishinevsky, A. Kondratyev, A. Taubin, V. Varshavsky, "Analýza a identifikace rychlostně nezávislých obvodů na modelu události," Formal Methods in System Design, sv. 4, č. 1, str. 33-75, 1994. Archivováno 11. června 2018 na Wayback Machine ( „Analýza a identifikace na rychlosti nezávislých obvodů v modelu události“ Archivováno 22. července 2015 na Wayback Machine )
↑ SH Unger, "Self-synchronizing circuits and non-fundamental mode operation," IEEE Transactions on Computers, sv. C-26, č. 3, str. 278-281, 1977.
↑ AV Yakovlev, AM Koelmans, L. Lavagno, "High level modeling and design of asynchronous interface logic," preprint, 1995. . Získáno 23. července 2015. Archivováno z originálu 7. srpna 2015. (neurčitý)
↑ JA Brzozowski, „Témata v teorii asynchronních obvodů,“ Recent Advances in Formal Languages and Applications, sv. 25, str. 11-42, 2006 . Získáno 17. července 2015. Archivováno z originálu dne 22. července 2015. (neurčitý)
↑ M. Shams, JC Ebergen, MI Elmasry, "Asynchronous Circuits," in Wiley Encyclopedia of Electrical and Electronics Engineering, pp. 1-23, 1999 . Datum přístupu: 30. ledna 2016. Archivováno z originálu 12. dubna 2012. (neurčitý)
↑ I. E. Sutherland, "Micropipelines," Communications of the ACM, sv. 32, č. 6, str. 720-738, 1989 . Získáno 27. července 2015. Archivováno z originálu 10. září 2016. (neurčitý)
↑ G. Cornetta, J. Cortadella, "Techniky návrhu asynchronních zřetězených datových cest. Průzkum," str. 1-31, 1997 . Získáno 13. září 2015. Archivováno z originálu 28. září 2015. (neurčitý)
↑ M. Singh, SM Nowick, "MOUSETRAP: ultra-high-speed transition-signaling asynchronous pipelines," International Conference on Computer Design (ICCD) 2001, pp. 9-17. . Získáno 27. července 2015. Archivováno z originálu dne 27. září 2015. (neurčitý)
↑ I. Sutherland a S. Fairbanks, "GasP: A minimal FIFO control," International Symposium on Asynchronous Circuits and Systems (ASYNC) 2001, pp. 46-53. . Získáno 29. července 2015. Archivováno z originálu dne 27. září 2015. (neurčitý)
↑ V. Varshavsky, "Systémový čas a systémové časování," Int. Conf. on Semigroups & Algebraic Engineering 1997, pp. 1-25. . Datum přístupu: 28. ledna 2016. Archivováno z originálu 4. února 2016. (neurčitý)
↑ V. Varshavsky, "Čas, časování a hodiny v masivně paralelních počítačových systémech," Int. Conf. on Massively Parallel Computing Systems 1998, pp. 100-106. (nedostupný odkaz) . Datum přístupu: 28. ledna 2016. Archivováno z originálu 3. února 2016. (neurčitý)
↑ 1 2 3 V. B. Marachovskij, L. Ya. Rosenblum, A. V. Jakovlev. Simulace paralelních procesů. Petriho sítě. Petrohrad, Odborná literatura, 2014, 400. léta.
↑ RF Tinder, Engineering Digital Design, 2. vyd., Academic Press, 2000, 884 s. . Datum přístupu: 16. listopadu 2015. Archivováno z originálu 17. listopadu 2015. (neurčitý)
↑ RF Tinder, Návrh a analýza asynchronního sekvenčního stroje: Komplexní vývoj návrhu a analýzy hodinově nezávislých stavových strojů a systémů, Morgan & Claypool, 2009, 235 s. . Datum přístupu: 16. listopadu 2015. Archivováno z originálu 17. listopadu 2015. (neurčitý)
↑ HW Lawson, B. Malm, "Flexibilní asynchronní mikroprocesor," BIT Numerical Mathematics, sv. 13, č. 2, str. 165-176, 1973 . Získáno 3. října 2017. Archivováno z originálu 31. ledna 2018. (neurčitý)
↑ A. A. Vasenkov et al., "Microprocessor computing system," Autorské osvědčení SU674025, 15.7.1979.
↑ 1 2 B. J. Nordmann, B. H. McCormick, "Modular asynchronous control design," IEEE Transactions on Computers, sv. C-26, č. 3, str. 196-207, 1977 . Získáno 29. září 2015. Archivováno z originálu 30. září 2015. (neurčitý)
↑ H. Lawson, Asynchronní přístup k mikroprogramování. Kapitola 3 v Mikroprogramování a metody inženýrství firmwaru. (ed. S. Habib), Wiley, 1988.
↑ R. Tinder, R.I. Klaus, "Microprogrammable asynchronous controllers for digital electronic systems," Patent US5063536, Nov. 5, 1991.
↑ RF Tinder, RI Klaus, JA Snodderley, "High-speed microprogrammable asynchronous controller modules," IEEE Transactions on Computers, sv. 43, č.p. 10, str. 1226-1232, 1994.
↑ Kapitola 4.5.3 v životopise D. I. Juditského . Získáno 27. července 2015. Archivováno z originálu 20. července 2015. (neurčitý)
↑ Epizoda 587 Archivována 17. července 2015.
↑ S. T. Khvoshch, N. N. Varlinsky a E. A. Popov, Mikroprocesory a mikropočítače v systémech automatického řízení. Adresář. L. Mashinostroenie, 1987, 638 s.
↑ Řada 1883/U830 Archivováno 22. července 2015.
↑ WM Loucks, M. Snelgrove a SG Zaky, "Vektorový procesor založený na jednobitových mikroprocesorech," IEEE Micro, sv. 2, č. 1, str. 53-62, 1982 . Získáno 23. července 2017. Archivováno z originálu 31. ledna 2018. (neurčitý)
↑ A. Jakovlev, Asynchronní design: Quo vadis? DDECS, Vídeň 2010 . Získáno 20. července 2015. Archivováno z originálu 9. srpna 2017. (neurčitý)
↑ 1 2 A. Yakovlev, M. Kishinevsky, A. Kondratyev a L. Lavagno, "OR kauzalita: modelování a implementace hardwaru," Int. Konference o aplikaci a teorii Petriho sítí, 1994, pp. 568-587. . Získáno 20. dubna 2019. Archivováno z originálu 17. června 2018. (neurčitý)
↑ 1 2 3 A. Yakovlev, M. Kishinevsky, A. Kondratyev, L. Lavagno, M. Pietkiewicz-Koutny, "On the models for asynchronous circuit behavior with OR causality," Formal Methods in System Design, sv. 9, č. 3, str. 189-233, 1996. Archivováno 5. března 2016 prostřednictvím Wayback Machine ( „On Models for Asynchronous Circuit Mode with Causal OR“) Archivováno 24. července 2015 prostřednictvím Wayback Machine
↑ DA Pucknell, "Událostmi řízený logický přístup (EDL) k reprezentaci digitálních systémů a souvisejícím návrhovým procesům," IEE Proceedings E, Computers and Digital Techniques, sv. 140, č.p. 2, str. 119-126, 1993.
↑ V. I. Varshavsky, V. B. Marachovsky, V. A. Peschansky et al., "Sekvenční čítač," Autorské osvědčení SU618853, 8. 5. 1978.
↑ V. I. Varshavsky, V. B. Marachovsky, V. A. Peschansky et al., "Sekvenční čítač," Autorské osvědčení SU706934, 30.12.1979.
↑ B. S. Tsirlin, "Sekvenční počítadlo," Certifikát autorských práv SU1160558, 06.07.1985.
↑ B. S. Tsirlin, "Počítadlo," Autorské osvědčení SU1205303, 15.01.1986.
↑ K. van Berkel a A. Bink, "Single-track handshake signaling with application to micropipelines and handshake circuits," IEEE Int. Symposium on Advanced Research in Asynchronous Circuits and Systems, 1996, pp. 122-133.
↑ AS Wojcik, KY Fang, "On design of three-valued asynchronous modules," IEEE Transactions on Computers, sv. C-29, č. 10, pp. 889-898, 1980.
↑ J. Tse, B. Hill, R. Manohar, "Trocha analýzy o samočasovaných jednobitových on-chip linkách," IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2013, pp. 124-133. . Získáno 2. října 2015. Archivováno z originálu 3. října 2015. (neurčitý)
↑ JC Sims a HJ Gray, "Kritéria návrhu pro autosynchronní obvody," IEE Eastern Joint Computer Conference (AFIPS) 1958, sv. 14, str. 94-99. . Získáno 3. října 2015. Archivováno z originálu 4. října 2015. (neurčitý)
↑ 1 2 3 D. E. Muller, "Asynchronous logics and application to information processing," Symposium on the Application of Switching Theory in Space Technology, pp. 289-297, 1963 . Získáno 16. září 2015. Archivováno z originálu 29. září 2015. (neurčitý)
↑ 1 2 G. Čemanek, "Sekvenční asynchronní logika", Mezinárodní sympozium IFAC Teorie konečných a pravděpodobnostních automatů 1962, s. 232-245. Archivováno 5. října 2015 také na Wayback Machine ( H. Zemánek, "Sequentielle asynchrone Logik," Elektronische Rechenanlagen, sv. 4, č. 6, str. 248-253, 1962. )
↑ J. Sparsø, J. Staunstrup, M. Dantzer-Sørenson, "Design of delay insensitive circuits using multi-ring structure," European Design Automation Conference, 1992, pp. 15-20. (nedostupný odkaz) . Datum přístupu: 17. září 2015. Archivováno z originálu 29. září 2015. (neurčitý)
↑ A. Kondratyev, K. Lwin, "Design of asynchronous circuits using synchronous CAD tools," IEEE Design & Test of Computers, sv. 19, č. 4, str. 107-117, 2002. Archivováno z originálu 29. září 2015.
↑ A. Smirnov, A. Taubin, "Synthesizing asynchronous micropipelines with design kompilátor," Synopsys Users Group Conference, pp. 1-33, 2006. (nedostupný odkaz) . Získáno 21. září 2015. Archivováno z originálu 29. září 2015. (neurčitý)
↑ A. Bystrov, D. Sokolov, A. Jakovlev, "Low-latency control structure with slack," IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2003, pp. 164-173.
↑ D. Sokolov, I. Poliakov, A. Jakovlev, "Analýza struktur statického toku dat," Fundamenta Informaticae, sv. 88, č.p. 4, str. 581-610, 2008 . Získáno 7. srpna 2016. Archivováno z originálu dne 24. srpna 2017. (neurčitý)
↑ AM Lines, "Pipelined asynchronous circuits," zpráva CS-TR-95-21, California Institute of Technology, 1998. . Získáno 15. března 2018. Archivováno z originálu 14. října 2017. (neurčitý)
↑ V. I. Varshavsky, A. Yu. Kondratiev a V. A. Romanovsky a B. S. Tsirlin, "Combination adder," Autorská osvědčení SU1596321, 30.09.1990.
↑ V. A. Druzhinin a S. A. Yuditsky, "Navrhování dobře tvarovaných Petriho sítí ze standardních bloků," Automatizace a telemechanika, 1992, č. 12, 115-121. (VA Druzhinin a SA Yuditskii, "Konstrukce dobře vytvořených Petriho sítí ze standardních podsítí," Automation and Remote Control, sv. 53, č. 12, 1992, str. 1922-1927)
↑ MT Moreira, JJH Pontes, NLV Calazans, "Tradeoffs mezi RTO a RTZ v asynchronním designu WCHB QDI," IEEE Int. Symposium on Quality Electronic Design (ISQED) 2014, pp. 692-699. . Získáno 22. září 2015. Archivováno z originálu 3. října 2015. (neurčitý)
↑ M. Courvoisier a P. Azema, "Asynchronní sekvenční stroje s provozním režimem požadavku/potvrzení", Electronics Letters, sv. 10, č. 1, str. 8-10, 1974.
↑ V. Varshavsky a V. Marakhovsky, "Hardwarová podpora koordinace diskrétních událostí," IEE Int. Workshop on Discrete Event Systems (WoDES) 1996, str. 332-339. . Získáno 21. září 2015. Archivováno z originálu 29. září 2015. (neurčitý)
↑ A. Jakovlev, F. Burns, A. Bystrov, D. Shang, D. Sokolov, "Je vržena kostkou pro žetonovou hru?" Int. Conference on Application and Theory of Petri Networks (ICATPN) 2002 Archivováno z originálu 2. března 2016.
↑ D. Shang, Asynchronous Communication Circuits: Design, Test, and Synthesis, PhD práce, Newcastle University, 2003, 248 s. . Získáno 6. října 2015. Archivováno z originálu 7. října 2015. (neurčitý)
↑ V. I. Varshavsky, V. B. Marachovsky, B. S. Tsirlin a I. V. Yatsenko, "Ring asynchronous distributor," Autorské osvědčení SU1322452, 07.07.1987.
↑ S. G. Arutyunyan a V. Sh. Arutyunyan, "Ring asynchronous distributor," Autorské osvědčení SU1629978, 23.02.1991.
↑ AJ Martin, Programování ve VLSI: Od komunikačních procesů k obvodům necitlivým na zpoždění. Zpráva CS-TR-89-1, California Institute of Technology, 1989, 66 s. . Získáno 15. září 2015. Archivováno z originálu 27. září 2015. (neurčitý)
↑ MB Josephs, AM Bailey, "Využití SI-algebry při návrhu obvodů sekvenceru," Formal Aspects of Computing, sv. 9, č. 4, str. 395-408, 1997 . Získáno 3. října 2017. Archivováno z originálu 5. června 2018. (neurčitý)
↑ JW Foltz, "Binární klopný obvod využívající izolované hradlové tranzistory s efektem pole a vhodný pro kaskádový provoz frekvenčního děliče," Patent US3679913, Jul. 25, 1972 . Získáno 1. srpna 2019. Archivováno z originálu 1. srpna 2019. (neurčitý)
↑ S. Clapper, "Resetovatelný binární klopný obvod polovodičového typu," Patent US3753009, Aug. 14, 1973 . Získáno 10. srpna 2019. Archivováno z originálu dne 10. srpna 2019. (neurčitý)
↑ Yu. G. Bondarenko, "Spouštěč se vstupem pro počítání," Certifikát autorských práv SU425356, 25.04.1974. . Staženo 1. července 2019. Archivováno z originálu 1. července 2019. (neurčitý)
↑ EA Vittoz, "Frekvenčně dělící logická struktura," Patent US3829714, Aug. 13, 1974 . Získáno 1. srpna 2019. Archivováno z originálu 1. srpna 2019. (neurčitý)
↑ G. S. Brailovsky, "Trigger", Certifikát autorských práv SU785961, 12/07/1980. . Získáno 20. března 2019. Archivováno z originálu dne 20. března 2019. (neurčitý)
↑ 1 2 V. I. Goryachev, V. M. Klimashin, M. A. Komarov et al., "Počítací spoušť," Copyright certifikát SU362351, 12/13/1972. . Staženo 26. června 2019. Archivováno z originálu 26. června 2019. (neurčitý)
↑ V. I. Goryachev, B. M. Mansurov et al., "Spouštěč počítání s jedním cyklem," Autorské osvědčení SU371853, 03.05.1979. . Staženo 26. června 2019. Archivováno z originálu 26. června 2019. (neurčitý)
↑ N. G. Korobkov a kol., "Vybití binárního sériového čítače," Certifikát autorských práv SU1014151, 23.04.1983. . Získáno 30. června 2019. Archivováno z originálu 30. června 2019. (neurčitý)
↑ 1 2 3 V. Varshavsky a V. Marakhovsky, "Globální synchronizace asynchronních polí," IEEE Int. Symposium on Parallel Algorithms/Architecture Synthesis, 1997, pp. 207-215.
↑ R.C. Todd, "Logický systém", Patent US3609569, září. 28, 1971 . Staženo 12. dubna 2019. Archivováno z originálu 12. dubna 2019. (neurčitý)
↑ N. Starodoubtsev, A. Bystrov a A, Yakovlev, "Semi-modular latch chains for asynchronous circuit design," Int. Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) 2000, pp. 168-177. . Získáno 20. července 2017. Archivováno z originálu 31. ledna 2018. (neurčitý)
↑ A. Madalinski, V. Khomenko a A. Jakovlev, "Interaktivní řešení konfliktů kódování v asynchronních okruzích na základě STG unfoldings," Technická zpráva č. CS-TR-944, Computing Science, University of Newcastle upon Tyne, 2006.
↑ GT Osborne, "Asynchronní binární čítačový registrový stupeň s klopným obvodem a hradlem využívající množství vzájemně propojených obvodů NOR," Patent US3139540, Jun. 30, 1964 Získáno 28. července 2019. Archivováno z originálu dne 28. července 2019. (neurčitý)
↑ V. I. Goryachev, B. M. Mansurov, Ya. D. Martynenko a R. G. Talibov, "Čtyřfázový pulsní distributor," Autorské osvědčení SU342299, 14.6.1972. . Získáno 25. března 2019. Archivováno z originálu 3. dubna 2019. (neurčitý)
↑ V. I. Varshavsky, N. M. Kravchenko, V. B. Marachovsky a B. S. Tsirlin, "Počítání spouště na tranzistorech CMOS," Autorský certifikát SU1398069, 23.05.1988.
↑ B. Tsirlin a A. Kushnerov, "Rozpoznávání digitálních obvodů. Asynchronní počítací spoušť," Předtisk, 30. 10. 2019. . Staženo 2. listopadu 2019. Archivováno z originálu dne 2. listopadu 2019. (neurčitý)
↑ B. S. Tsirlin, V. A. Romanovsky, A. Yu. Kondratiev a N. A. Goldin, "Počítací spoušť," Autorské osvědčení SU1748230, 15.7.1992.
↑ Z. B. Sheidin, A. G. Gabsalyamov, I. V. Berg, "Spouštěč s čítacím vstupem na komplementárních tranzistorech MIS," Autorské osvědčení SU1622925, 23.1.1991. . Získáno 10. července 2019. Archivováno z originálu 10. července 2019. (neurčitý)
↑ JC Nelson, Počítací obvody nezávislé na rychlosti. Zpráva č. 71, Digital Computer Laboratory, University of Illinois v Urbana-Champaign, 1956.
↑ V. I. Varshavsky, V. B. Marachovsky, V. A. Peschansky et al., "Sekvenční čítač," Autorské osvědčení SU561298, 6. 5. 1977.
↑ VI Varshavsky, VB Marakhovsky a VV Smolensky, "Designing self-timed devices using the finite automaton model," IEEE Design & Test of Computers, sv. 12, č. 1, str. 14-23, 1995 (nedostupný odkaz) . Staženo 5. června 2019. Archivováno z originálu 5. června 2019. (neurčitý)
↑ AV Yakovlev, AM Koelmans, A. Semenov, DJ Kinniment, "Modelování, analýza a syntéza asynchronních řídicích obvodů pomocí Petrinetů," Integration, VLSI Journal, sv. 21, č. 3, str. 143-170, 1996.
↑ O. Benafa, D. Sokolov a A. Jakovlev, "Loadable Kessels Counter," IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2018, pp. 102-109. . Staženo 7. dubna 2019. Archivováno z originálu 7. dubna 2019. (neurčitý)
↑ 1 2 A. J. Martin, "The limited to delay-insensitivity in asynchronous circuits," Advanced Research in VLSI, 1990, pp. 263-278.
↑ K. van Berkel, F. Huberts, A. Peeters, "Stretching quasi delay insensitivity pomocí rozšířených isochronických vidlic," Asynchronous Design Methodologies, 1995, pp. 99-106.
↑ N. Sretasereekul, T. Nanya, "Eliminating isochronic-fork constraints in quasi-delay-insensitive circuits," Asia and South Pacific Design Automation Conference (ASP-DAC) 2001, pp. 437-442.
↑ Y. Li, Řešení problémů s časováním obvodů nezávislých na rychlosti v hlubokém submikronovém věku. Disertační práce, Newcastle University, 2012, 153 s. . Získáno 3. října 2015. Archivováno z originálu 4. října 2015. (neurčitý)
↑ VI Varshavsky, Obvody necitlivé na zpoždění v tranzistorech a vodičích. technická zpráva č. 7, Helsinská technická univerzita, 1989, 42 s. . Získáno 1. října 2015. Archivováno z originálu 2. října 2015. (neurčitý)
↑ 1 2 3 M. Kishinevsky, A. Kondratyev, A. Taubin a V. Varshavsky, Review of the State-of-the-Art in Self-timing, Ch. 8 in Concurrent Hardware: The Theory and Practice of Self-Timed Design , Wiley, 1993, 388 s. . Získáno 15. listopadu 2015. Archivováno z originálu 17. listopadu 2015. (neurčitý)
↑ S. Hauck, "Asynchronous design Methodologies: An overview," Proceedings of the IEEE, sv. 83, č.p. 1, str. 69-93, 1995. ( "Asynchronous Design Methodologies: A Brief Overview" Archived 22. července 2015 na Wayback Machine )
↑ A. Davis a SM Nowick, „Úvod do návrhu asynchronních obvodů“, zpráva UUCS-97-013, University of Utah, 1997. . Získáno 7. října 2009. Archivováno z originálu 9. června 2007. (neurčitý)
↑ V. I. Varshavsky, V. B. Marachovsky, L. Ya. Rosenblum, A. V. Jakovlev, § 4.3 Aperiodické obvody, v knize. Umělá inteligence, svazek 3: Software a hardware. Ed. V. N. Zacharov a V. F. Choroševskij. Moskva: Rádio a komunikace, 1990.
↑ MB Josephs, SM Nowick, CH van Berkel, "Modelování a návrh asynchronních obvodů," Proceedings of the IEEE, sv. 87, č.p. 2, str. 234-242, 1999. (nepřístupný odkaz) . Získáno 16. září 2015. Archivováno z originálu 6. října 2016. (neurčitý)
↑ A. Jakovlev, "Využití dílčích řádů pro analýzu a syntézu asynchronních obvodů," Workshop on unfolding and partial order technologies (UFO) 2007, str. 12-16. . Získáno 15. července 2015. Archivováno z originálu dne 4. března 2016. (neurčitý)
↑ D. Sokolov, A. Jakovlev, "Hodinové obvody a syntéza systémů," IEE Proceedings, Computers and Digital Techniques, sv. 152, č.p. 3, str. 298-316, 2005.
↑ JA Brzozowski, C.-JH Seger, "Design of Asynchronous Circuits", Kapitola 15 v Asynchronous Circuits. Springer, 1995, 404 s. . Získáno 3. října 2017. Archivováno z originálu 31. ledna 2018. (neurčitý)
↑ R. Puri, Asynchronous Logic Design. Kapitola ve Wiley Encyclopedia of Electrical and Electronics Engineering, pp. 726-741, 2001 . Získáno 4. srpna 2015. Archivováno z originálu 3. prosince 2015. (neurčitý)
↑ Zpráva ACiD-WG o „Design, Automation and Test for Asynchronous Circuits and Systems“, editovali D. Edwards a W. Toms, 2004. Archivováno z originálu 9. října 2006.
↑ B. S. Tsirlin, "G-trigger," Certifikát autorských práv SU1324106, 15.7.1987.
↑ B. S. Tsirlin, "G-trigger," Certifikát autorských práv SU1162019, 06/15/1985.
↑ B. S. Tsirlin, "G-trigger," Certifikát autorských práv SU1324107, 07/15/1987.
↑ B. S. Tsirlin, "G-trigger," Certifikát autorských práv SU1324108, 15.7.1987.
↑ L. Ya Rosenblum, "Jazyk signálových grafů a jeho použití pro modelování protokolů výměny informací a aperiodických obvodů," All-Union seminář Modelování diskrétních řídicích a výpočetních systémů, str. 22-24, 1981 . Získáno 19. dubna 2019. Archivováno z originálu dne 29. července 2021. (neurčitý)
↑ L. Ano. Rosenblum a AV Jakovlev, "Grafy signálů: od samočasovaných k časovaným," IEEE Int. Workshop on Timed Petri Networks, 1985, pp. 199-207. . Získáno 2. září 2015. Archivováno z originálu 23. října 2003. (neurčitý)
↑ T.-A. Chu, CKC Leung a TS Wanuga, "Metodika návrhu pro souběžné systémy VLSI," IEEE Int. Konference o počítačovém designu (ICCD) 1985, pp. 407-410.
↑ AV Yakovlev, "O omezeních a rozšířeních modelu STG pro navrhování asynchronních řídicích obvodů," IEEE Int. Konference o počítačovém designu (ICCD) 1992, pp. 396-400. . Získáno 10. března 2016. Archivováno z originálu 11. března 2016. (neurčitý)
↑ 1 2 V. I. Varshavsky, M. A. Kishinevskii, A. Yu. Kondratiev, "Modely pro specifikaci a analýzu procesů v asynchronních obvodech", Izv. Akademie věd SSSR. Technická kybernetika, 1988, č. 2, s. 171-190. Archivováno 31. ledna 2018 na Wayback Machine (VI Varshavsky, MA Kishinevsky, A. Yu. Kondratyev, L. Ya. Rosenblum a AR Taubin, "Modely pro specifikaci a analýzu procesů v asynchronních obvodech," Soviet Journal of Computer and Systems Sciences, sv. 26, 1989, s. 61-76.)
↑ M. A. Kishinevsky, A. Yu. Kondratyev, A. R. Taubin, "Specifikace a analýza samočasovaných obvodů," Journal of VLSI Signal Processing, sv. 7, č. 1, str. 117-135, 1994 . Datum přístupu: 18. září 2015. Archivováno z originálu 3. února 2016. (neurčitý)
↑ U. Schwiegelshohn, L. Thiele, "Properties of Change Diagrams", kap. 4 v Hardware Design a Petriho sítě, str. 77-92, 2000 . Získáno 27. ledna 2016. Archivováno z originálu 19. dubna 2016. (neurčitý)
↑ KM Fant a SA Brandt, "NULL Convention Logic TM : úplná a konzistentní logika pro asynchronní syntézu digitálních obvodů," IEEE Int. Conference on Application Specific Systems, Architectures and Processors (ASAP) 1996, pp. 261-273.
↑ M. Ligthart, K. Fant, R. Smith, A. Taubin a A. Kondratyev, "Asynchronous design using commercial HDL Synthesis tools," v IEEE Int. Symp. na Async. Obvody a systémy (ASYNC), 2000, pp. 114-125.
↑ C. Jeong a SM Nowick, "Technologické mapování pro robustní asynchronní prahové sítě," ACM/IEEE Int. Workshop on Timing Issues (TAU) 2006, pp. 22-27. . Staženo 11. 5. 2019. Archivováno z originálu 29. 8. 2017. (neurčitý)
↑ MT Moreira, CHM Oliveira, RC Porto a NLV Calazans, "NCL+: Return-to-one Null Convention Logic," IEEE Int. Midwest Symposium on Circuits and Systems (MWSCAS) 2013, pp. 836-839. . Datum přístupu: 22. září 2015. Archivováno z originálu 6. února 2016. (neurčitý)
↑ G. E. Sobelman a D. Parker, "Programovatelné hradlové pole". Patent US5986466, 16. listopadu. 1999 . Získáno 14. července 2020. Archivováno z originálu dne 14. července 2020. (neurčitý)
↑ 1 2 A. Kondratyev, "Vícekolejový asynchronní tok s detekcí dokončení a systémem a metodou pro jejich navrhování," Patent US6526542, únor. 25, 2003 . Získáno 7. května 2019. Archivováno z originálu dne 7. května 2019. (neurčitý)
↑ A. I. Bukhshtab, V. I. Varshavsky, V. B. Marakhovsky et al., "Universal logic module," Autorské osvědčení SU561182, 06.05.1977.
↑ RO Winder, "Klopný obvod využívající tři propojená většinová-menšinová logická hradla," Patent US3403267, září. 24, 1968 . Získáno 26. července 2019. Archivováno z originálu dne 26. července 2019. (neurčitý)
↑ RO Winder, "Threshold gate counters," Patent US3519941, Jul. 7, 1970 . Získáno 26. července 2019. Archivováno z originálu dne 26. července 2019. (neurčitý)
↑ V. N. Taziyan, "Počítací spoušť," Certifikát autorských práv SU372697, 03.01.1973. . Získáno 29. července 2019. Archivováno z originálu dne 29. července 2019. (neurčitý)
↑ S. O. Mkrtchyan, "IK spoušť," Certifikát autorských práv SU421111 03/25/1974. . Získáno 26. července 2019. Archivováno z originálu dne 26. července 2019. (neurčitý)
↑ A. N. Foyda, "Směnný rejstřík," Certifikát autorských práv SU643974, 25.01.1979. . Získáno 25. března 2019. Archivováno z originálu dne 25. března 2019. (neurčitý)
↑ B. S. Tsirlin, "Asynchronní sériový registr," Certifikát autorských práv SU1805501, 30.03.1993.
↑ G. Gopalakrishnan, "Některé neobvyklé mikropotrubní obvody," zpráva UUCS-93-015, University of Utah, str. 1-16, 1993 . Staženo 11. dubna 2019. Archivováno z originálu 11. dubna 2019. (neurčitý)
↑ N. Starodoubtsev a A. Yakovlev, "Isochronické vidlicové asynchronní obvody", UK Asynchronous Forum 2000, str. 55-60. . Získáno 15. května 2022. Archivováno z originálu dne 15. května 2022. (neurčitý)
↑ N. Starodoubtsev, S. Bystrov a A, Yakovlev, "Monotonické obvody s úplným uznáním," IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2003, pp. 98-108. . Získáno 20. července 2017. Archivováno z originálu 31. ledna 2018. (neurčitý)
↑ 1 2 V. B. Marachovskij, Logický návrh asynchronních obvodů. Snímky o předmětu, Katedra AiVT SPbSPU. . Získáno 22. 8. 2015. Archivováno z originálu 4. 3. 2016. (neurčitý)
↑ V. I. Varshavsky, A. Yu. Kondratiev, N. M. Kravchenko, B. S. Tsirlin, "G-trigger," Autorské osvědčení SU1411934, 23.7.1988.
↑ V. I. Varshavsky, N. M. Kravchenko, V. B. Marachovsky, B. S. Tsirlin, "G-trigger," Autorské osvědčení SU1443137, 7.12.1988.
↑ V.I. Varshavsky, N.M. Kravchenko, V.B. Marachovsky a B.S. Tsirlin, "CMOS-tranzistorové paměťové zařízení," Autorské osvědčení SU1365129, 01.07.1988.
↑ B. S. Tsirlin, A. Yu. Kondratiev, N. A. Goldin a V. A. Romanovsky, "Random Access Memory," Certifikát autorských práv SU1589324, 30.8.1990.
↑ U. Cummings a A. Lines, "Asynchronní statická paměť s náhodným přístupem", Patent US7161828, Jan. 9, 2007.
↑ A. Baz, D. Shang a A. Jakovlev, "Self-timed SRAM for energy harvesting systems," Journal of Low Power Electronics, sv. 7, č. 2, 2011, str. 274-284. . Získáno 28. července 2017. Archivováno z originálu dne 28. července 2017. (neurčitý)
↑ JT Udding, Klasifikace a složení obvodů necitlivých na zpoždění, PhD práce, Eindhoven University of Technology, 1984.
↑ CE Molnar, TP Fang a FU Rosenberger, "Synthesis of delay-insensitive modules," Chapel Hill Conference on VLSI, 1985.
↑ H. Saito, A. Kondratyev, J. Cortadella, L. Lavagno, A. Yakovlev, "What is the cost of delay insensitivity?" IEEE/ACM Int. Conference on Computer-Aided Design 1999, pp. 316-323. . Datum přístupu: 27. ledna 2016. Archivováno z originálu 1. února 2016. (neurčitý)
↑ B. S. Tsirlin, „Minimální základ pro implementaci sekvenčních obvodů“, Izv. Akademie věd SSSR, Technická kybernetika, č. 2, 1985, s. 91-97. Archivováno 31. ledna 2018 na Wayback Machine (BS Tsirlin, „Minimal Basis for Realization of Sequential Circuits,“ Soviet Journal of Computer and Systems Sciences, sv. 23, 1985, str. 26-31.)
↑ V. I. Varshavsky, M. A. Kishinevskiy, V. B. Marachovsky, L. Ya. Rosenblum, "Funkční úplnost ve třídě semi-modulárních obvodů," Sborník Akademie věd SSSR, Technická kybernetika, č. 3, 1985, str. 103—114. ( VI Varshavskiy, MA Kishinevskiy, VB Marakhovskiy a L. Ya. Rozenblyum, "Functional Completeness in the Class of Semimodular Circuits," Soviet Journal of Computer and Systems Sciences, sv. 23, č. 6, 1985, str. 70-80 . Archivováno 31. ledna 2018 na Wayback Machine )
↑ B. S. Tsirlin, "Přehled ekvivalentních problémů pro implementaci obvodů na bázi NAND, které nejsou závislé na rychlosti," Izv. Akademie věd SSSR, Technická kybernetika, č. 2, 1986, s. 159-171. Archivováno 29. července 2017 na Wayback Machine (BS Tsirlin, „A survey of ekvivalent problems of realizing circuits in AND-NOT basis that are speed-independent,“ Soviet Journal of Computer and Systems Sciences, vol. 24, 1986, pp 58-69.)
↑ VI Varshavsky, VB Marakhovsky, RA Lashevsky, "Samočasový přenos dat v masivně paralelních výpočetních systémech," Integrated Computer-Aided Engineering, sv. 4, č. 1, str. 47-65, 1997.
↑ SJ Piestrak, "Logika testu členství pro kódy necitlivé na zpoždění", IEEE Int. Symposium on Advanced Research in Asynchronous Circuits and Systems (ASYNC) 1998, pp. 194-204. . Staženo 3. února 2017. Archivováno z originálu 31. ledna 2018. (neurčitý)