Makrobuněčná matrice

Macrocell array ( angl.  Macrocell array ) je přístup ve vývoji a výrobě integrovaných obvodů pro speciální účely (ASIC) , ve kterém významnou část budoucího mikroobvodu tvoří prefabrikované matrice ze standardizovaných (dobře využitých) jednotek - makrobuňky. [1] [2]

V podstatě se jedná o další malý krok na základě dříve vyvinuté technologie základního maticového krystalu ( angl.  gate array ), rovněž široce používaného při výrobě programovatelných logických integrovaných obvodů, jako je CPLD (PAL), od r. namísto předem připravených polí logických hradel provádějí samotná pole makrobuněk složená z logických hradel logické a další funkce vyšší úrovně, jako jsou klopné obvody ( angl.  flip-flop ), aritmeticko logické jednotky , digitální registry a podobně. [3] [4]

Takové matrice makročlánků (master slice - „základní část“) jsou umístěny na určitých místech a vrstvách vyrobeného polovodičového plátku obsahujícího čipy budoucích mikroobvodů. Pro získání specifického specializovaného mikroobvodu jsou tyto "základní části" v dalších fázích procesu zpracování plátků spojeny kovovými propojovacími prvky v souladu s funkcemi specifikovanými pro mikroobvod. [5]

Základní sady makročlánkových polí bývají umístěny na polovodičovém waferu ve značném počtu bez ohledu na požadavky potenciálního zákazníka. Realizace konkrétní zakázky na vývoj a výrobu integrovaného obvodu tak může být při zcela specializovaném přístupu dokončena v kratším čase než u mikroobvodu se stejnými požadovanými funkcemi, vyráběného na bázi klasických článků.( Plně na zakázku ) až po vývoj čipů. V případě použití matrice makrobuněk se snižují náklady na vývoj a výrobu sady fotomasek pro vytváření vrstev integrovaných obvodů, které obvykle tvoří významnou část jejích nákladů, protože v tomto případě je potřeba menší počet specializovaných fotomasek. pro jeho výrobu. Kromě toho jsou sníženy náklady na ověřování a testování mikroobvodu, protože stejné metody a zařízení lze použít pro všechna makročlánková pole mikroobvodů vyráběná na polovodičovém plátku dané velikosti. [5]

Mezi nevýhody způsobu použití předem připravených matric makročlánků oproti jiným přístupům k vývoji a výrobě mikroobvodů specializovaných pro jejich účel patří nižší hustota a účinnost použití polovodičové destičky. Je však poměrně efektivní a docela použitelný v malosériové výrobě . [6]

Poznámky

  1. TRENDY ASIC TECHNOLOGIE . Datum přístupu: 15. května 2011. Archivováno z originálu 24. prosince 2012.
  2. PROGRAMOVATELNÉ LOGICKÉ BUŇKY ASIC . Získáno 15. 5. 2011. Archivováno z originálu 10. 4. 2016.
  3. Integrované obvody specifické pro aplikaci (nedostupný odkaz) . Získáno 15. května 2011. Archivováno z originálu 8. května 2011. 
  4. Rodina programovatelných logických zařízení MAX 7000 . Získáno 15. 5. 2011. Archivováno z originálu 22. 3. 2015.
  5. 1 2 Field-Programmable Gate Array (FPGA) a továrně naprogramovaný integrovaný obvod (ASIC) . Získáno 15. 5. 2011. Archivováno z originálu 15. 2. 2011.
  6. ÚVOD DO ASIC  (downlink)

Viz také