Aktivní HDL

Active-HDL  je vývojové, simulační a návrhové ověřovací prostředí pro programovatelné logické integrované obvody vyvinuté společností Aldec . První verze programu byla vydána v roce 1997 [1] .

Program umožňuje zadávat zařízení pomocí jazyků popisu hardwaru a také pomocí blokových diagramů. Zpočátku program podporoval pouze jazyk VHDL , ale postupem času byla přidána podpora jazyků Verilog a SystemC . Pomocí programu můžete graficky navrhovat konečné automaty [3] , stejně jako převádět HDL popis na grafická bloková schémata a naopak.

Program je vybaven výkonným modelovacím motorem. Podporuje společnou práci s programy MatLab a Simulink [4] .

Poznámky

1. ↑ Časová osa společnosti Aldec
2. ↑ FPGA World Aldec vydává Active-HDL 6.3 s integrovaným SystemC Archivováno 18. srpna 2010 na Wayback Machine
3. ↑ Přehled editoru Aldec.com State Machine Archivováno 14. června 2010 na Wayback Machine Archivováno 14. června 2010.
4. ↑ EMA Design Solutions Aldec Active HDL Archivováno 6. ledna 2011 na Wayback Machine Archivováno 6. ledna 2011.

Odkazy

Aldec Active HDL 8.2 Uživatelská příručka  (downlink)