UltraSPARC II

Aktuální verze stránky ještě nebyla zkontrolována zkušenými přispěvateli a může se výrazně lišit od verze recenzované 15. března 2013; kontroly vyžadují 3 úpravy .

UltraSPARC II (kódové označení "Blackbird") je mikroprocesor Sun Microsystems , který spouští instrukční sadu SPARC V9 . Hlavním vývojářem byl Mark Tremblay. UltraSPARC II, představený v roce 1996, byl předělaný procesor UltraSPARC , běžící na 250 MHz, poté dosahující 400 MHz. Matrice obsahovala 5,4 milionu tranzistorů a zabírala plochu 149 mm². Byl vyroben společností Texas Instruments technologií 0,35 mikronu. Velikost mezipaměti druhé úrovně (L2) se pohybovala od 1 do 4 MB.

V roce 1999 byla výroba UltraSPARC II přenesena na technologii 0,25 mikronu. Tato verze byla označena kódovým označením „Sapphire-Black“. Pracoval s frekvencemi od 360 do 480 MHz, matice zabírala plochu 126 mm². Podporovaná velikost mezipaměti L2 byla zvýšena na 8 MB.

Deriváty

Procesor UltraSPARC II má čtyři deriváty.

UltraSPARC IIe

UltraSPARC IIe ("Kolibřík") je vestavěná verze představená v roce 2000, která pracuje na frekvencích mezi 400 a 500 MHz. Byl vyroben technologií 0,18 mikronu s hliníkovými sloučeninami a měl 256 KB L2 cache.

UltraSPARC IIi

UltraSPARC IIi ("Saber") - levná verze procesoru, pracující na frekvencích od 270 do 360 MHz, představená v roce 1997. Byla vyrobena technologií 0,35 mikronu a měla plochu matrice 156 mm². V roce 1998 byla pomocí technologie 0,25 mikronu vyrobena verze s kódovým označením Sapphire-Red, která umožnila mikroprocesoru pracovat na frekvencích od 333 do 480 MHz. Tato verze měla 2 MB L2 cache.

UltraSPARC IIe+

UltraSPARC IIe+ ("Phantom") byl představen v roce 2002. Pracovní frekvence je 550 až 650 MHz. Procesor byl vyroben technologií 0,18 mikronu s měděnými spoji. Velikost mezipaměti je 512 kB.

Blíženci

Gemini je prvním pokusem Sun Microsystems o vícevláknový mikroprocesor. Ta byla zrušena kvůli představení nového mikroprocesoru UltraSPARC T1 Niagara na začátku roku 2004. Skládala se ze dvou jader UltraSPARC II a L2 cache na jednom čipu.