Logická syntéza
Aktuální verze stránky ještě nebyla zkontrolována zkušenými přispěvateli a může se výrazně lišit od
verze recenzované 1. listopadu 2015; kontroly vyžadují
10 úprav .
Logická syntéza v elektronice je proces získání netlistu logických hradel z abstraktního modelu chování logického obvodu (např. na úrovni převodů registrů ). Nejběžnějším příkladem tohoto procesu je syntéza specifikací napsaných v jazycích pro popis hardwaru . Syntézu provádějí programy syntezátoru, které dokážou optimalizovat návrh podle různých charakteristik zařízení, jako jsou časová omezení, plocha a použité komponenty. Takové programy se obvykle specializují na generování bitových toků pro programovatelnou logiku nebo vytváření integrovaných obvodů specifických pro aplikaci . Logická syntéza je nedílnou součástí automatizace elektronického návrhu .
Syntéza na úrovni registrových převodů
Syntéza popisu na úrovni logických přenosů je v průmyslu široce využívána. Specifikace napsaná v jazyce pro popis hardwaru, jako je VHDL nebo Verilog , může obsahovat kombinatorické a synchronní prvky, které tvoří provozní automat , a konečné automaty , které provádějí funkce řídicího automatu . [1] Syntéza se skládá ze dvou fází. V první fázi program optimalizuje kód bez ohledu na použitou technologii a provádí potřebné minimalizace a zjednodušení. Ve druhé fázi je projekt převeden v souladu s knihovnou komponent použité technologie. [2]
Syntéza na vysoké úrovni
Syntetizace deklarací na vysokých úrovních abstrakce napsaných v jazycích vysoké úrovně (jako C / C++ a SystemC ) je již dlouho předmětem intenzivního vývoje. Tento přístup k návrhu logických zařízení umožňuje šetřit čas a vyvíjet hardware bez znalosti jazyků pro popis hardwaru. První komerční programy podporující syntézu popisu na vysoké úrovni se objevily v roce 2004. [3] V současné době získává na popularitě syntéza na vysoké úrovni [4] [5] [6] a je vyvíjena produkty, jako je Vivado ESL od Xilinx . [7]
Komerční nástroje pro logickou syntézu
Programy pro práci s integrovanými obvody pro speciální účely
Programy pro práci s programovatelnou logikou
Poznámky
- ↑ Samary Baranov. Logika a systémový návrh číslicových systémů. - TUT Press, 2008. - S. 35-36. — 368 s. — ISBN 978-9-9855-9769-9 .
- ↑ Donald E. Thomas, Philip R. Moorby. Registrace úrovně přenosu syntézy // Jazyk popisu hardwaru Verilog® . - Axel Springer AG , 2002. - S. 35-36. — 381 s. - ISBN 978-1-4020-7089-1 .
- ↑ EETimes: Zavedení syntézy na vysoké úrovni umožňuje ESL (downlink)
- ↑ Ozgul, B.; Langer, J.; Noguera, J.; Visses, K. Softwarově programovatelné digitální pre-zkreslení na Zynq SoC // International Conference on Very Large Scale Integration (VLSI-SoC): Compilation. - Istanbul, 2013.
- ↑ van de Belt, J. ; Sutton, P.D.; Doyle, LE Accelerating software radio: Iris on the Zynq SoC, (anglicky) // International Conference on Very Large Scale Integration (VLSI-SoC) : kompilace. - Istanbul, 2013.
- ↑ Monson, J.; Wirthlin, M.; Hutchings, B.L. Implementace vysoce výkonných optických akcelerátorů toku na bázi FPGA s nízkou spotřebou v C // Mezinárodní konference o aplikačně specifických systémech, architektuře a procesorech (ASAP): kolekce. — Washington, 2013.
- ↑ Xilinx. Design Vivado ESL . Xilinx. Získáno 11. února 2014. Archivováno z originálu 22. února 2014.
Literatura
- Jie-Hong (Roland) Jiang, Srinivas Devadas. Logická syntéza v kostce // Elektronická automatizace návrhu: syntéza, ověřování a test (anglicky) / Laung-Terng Wang, Yao-Wen Chang, Kwang-Ting Cheng. - Morgan Kaufmann , 2009. - ISBN 978-0-12-374364-0 .
- Gary D. Hachtel; Fabio Somenzi. Logické syntézy a verifikační algoritmy . — Springer, 1996. - ISBN 0-7923-9746-0 .
- Logická syntéza a verifikace (neopr.) / Soha Hassoun, Tsutomu Sasao. — Kluwer, 2002. - ISBN 978-0-7923-7606-4 .
- Zakrevskij, Arkadij Dmitrijevič . Logická syntéza kaskádových obvodů. — M .: Nauka , 1981. — 416 s.