SuperH (nebo SH ) je obchodní název pro architekturu mikroprocesorů a mikrokontrolérů . SuperH je založen na 32bitové architektuře RISC používané v široké škále vestavěných systémů .
Jádro procesoru SuperH bylo vyvinuto společností Hitachi na počátku 90. let a do roku 1995 se stalo 3. architekturou z hlediska počtu dodaných jader [1] . Na této architektuře je založeno mnoho mikrokontrolérů a mikroprocesorů. Snad nejznámější aplikací procesoru SH7709 je PDA HP Jornada s operačním systémem Windows CE .
Hitachi vyvinulo kompletní instrukční sadu společnou pro všechny generace procesorových jader. Zpočátku byly SH-1 a SH-2 použity v herní konzoli Sega Saturn a později v mnoha dalších mikrokontrolérech používaných v různých vestavěných systémech. Například DirectLogic PLC společnosti Koyo používá jako hlavní mikroprocesor mikroprocesory generace SH-1. Tato jádra používala 16bitovou instrukční sadu, přičemž registry a adresy byly 32bitové, což poskytovalo vynikající hustotu kódu [2] [3] . To bylo důležité, protože RAM byla v té době velmi drahá.
O několik let později bylo jádro SH-3 vyvinuto rozšířením původních jader, především použitím jiného konceptu zpracování přerušení , paměťového řadiče a upraveného konceptu vyrovnávací paměti . Jádro SH-3, které mělo rozšířenou sadu instrukcí včetně instrukcí pro digitální zpracování signálu , se nazývalo SH-3-DSP. Toto jádro s rozšířenými adresami pro efektivní digitální zpracování signálu a speciálními bateriemi kombinuje funkce RISC a DSP procesorů . K podobnému vývoji došlo také u původního jádra SH-2, které se v tomto případě jmenovalo SH-DSP.
Další generací byly procesory s jádrem SH-4. Byly použity na konci 90. let například v automatu Sega NAOMI , herní konzoli Sega Dreamcast a subnotebooku Compaq Aero 8000. Centrální procesor Hitachi SH-4 RISC běžel až na 200 MHz. Mezi hlavní rysy architektury SH-4 patří přítomnost dvou výpočetních jednotek se superskalárním větveným modulem a další paralelní výpočetní jednotky pro operace vektorů s pohyblivou řádovou čárkou.
Architektura SH-5 [4] implikovala provoz procesoru ve dvou režimech. První z nich - režim kompatibility s SH-4 - se jmenoval SHcompact, nový - SHmedia - režim využíval 32bitovou instrukční sadu včetně instrukcí SIMD a 64 64bitových registrů [5] .
Další etapa ve vývoji architektury proběhla v roce 2003, kdy bylo vyvinuto superskalární jádro nové generace SH-X na bázi jader SH-2 a SH-4 [6] .
Podporu a vývoj architektury, procesorového jádra a vydávání koncových produktů na nich založených k dnešnímu dni provádí Renesas Electronics , která vznikla v důsledku sloučení polovodičových divizí Hitachi a Mitsubishi .
Existuje iniciativa (za účasti Renesas) vytvořit otevřená procesorová jádra s architekturou SH, zejména jádro J2 pro FPGA a ASIC (zdrojový kód zveřejněn v roce 2015) [7] [8] [9] [10] . Poslední patenty na SH2 vypršely v roce 2014 a na SH4 v roce 2016 [11] . Pro platformu byly implementovány různé kompilátory a připravena verze OS μClinux . [12]
| Mikrokontroléry | ||||||||
|---|---|---|---|---|---|---|---|---|
| Architektura |
| |||||||
| Výrobci |
| |||||||
| Komponenty | ||||||||
| Obvod |
| |||||||
| Rozhraní | ||||||||
| OS | ||||||||
| Programování |
| |||||||
| Architektury procesorů založené na technologiích RISC | |
|---|---|